Cadence NCSim VHDL仿真器可能会导致低延迟以太网10G MAC设计的编译错误。 Qsys .spd文件中的仿真器库映射显示以下错误或类似错误：
ncelab：* W，ARCMRA：详细说明WORK.TOP_TB：RTL，MRA（最近分析的）architecture.ncelab：* E，MULVLG：’top_inst.top_tb_top_inst：rtl’中设计单元’altera_reset_controller’的可能绑定是： alt_em10g32_0.altera_reset_controller：module rst_controller.altera_reset_controller：module.ncelab：* W，CUNOTB：组件实例未完全绑定（：top_tb：top_inst：rst_controller）[File：top_tb_top_inst.vhd，Line：352] .ncsim：12.20-s014： （c）版权所有1995-2013 Cadence Design Systems，Inc.ncsim：* F，NOSNAP：库中不存在快照’top_tb’
解决/修复方法
要解决此问题，请使用以下命令重新生成仿真脚本：
ip-make-simscript –spd = <spd_file> – 编译到工作
此问题将在Quartus II软件的未来版本中修复。
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