用户逻辑无法设置RapidIO II IO错误响应错误检测位-Altera-Intel社区-FPGA CPLD-ChipDebug

用户逻辑无法设置RapidIO II IO错误响应错误检测位

RapidIO II IP内核不支持用户逻辑,以在错误管理扩展寄存器块中的Logical/Transport Layer Error Detect CSR的位[31]中设置IO error response字段。如果RapidIO II IP内核包含I / O逻辑层从模块,则当I / O从模块检测到I / O错误响应时,IP内核会将此寄存器位置1。但是,不包含I / O逻辑层从模块的RapidIO II IP内核变体不会在内部检测到这种情况。 RapidIO II IP内核不提供专用输入信号,自定义用户逻辑可以在此信号上报告此错误情况。

解决/修复方法

此问题没有解决方法。

此问题已在RapidIO II MegaCore功能的14.1版中得到修复,并添加了io_error_response_set顶级输入信号。

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