PCI Express用户指南和参数编辑器允许Stratix V GX器件的应用时钟频率不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

PCI Express用户指南和参数编辑器允许Stratix V GX器件的应用时钟频率不正确

针对Stratix V GX器件的PCI Express硬核IP变体的Gen1×IP编译器仅支持125 MHz的应用时钟频率。但是,“ PCI Express编译器用户指南”中的表4-1错误地指示此时钟也可以具有62.5 MHz的频率,而PCI Express参数编辑器允许为此时钟选择62.5 MHz或125 MHz。

针对Stratix V GX器件的所有Gen1×PCI Express编译器硬核IP变体。

解决/修复方法

对于这些变化,请在PCI Express编译器参数编辑器中选择应用程序时钟频率125 MHz。

此问题在PCI Express的IP编译器版本11.0和PCI Express编译器用户指南IP编译器中不再相关。 Stratix V器件支持转移到用于PCI Express的Stratix V硬核IP和用于PCI Express用户指南Stratix V硬核IP

事实上,用于PCI Express的Stratix V Hard IP确实支持125 MHz的应用频率和62.5 MHz的应用频率,而且这一事实在Stratix V Hard IP for PCI Express用户指南的 11.0版本中得到了正确记录。

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