为什么Stratix V器件中基于RLDRAM II-UniPHY的控制器中有“reserved_mem_reserved_pins_for_dk_group”引脚?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Stratix V器件中基于RLDRAM II-UniPHY的控制器中有“reserved_mem_reserved_pins_for_dk_group”引脚?

当您使用基于Nios II的音序器生成RLDRAM II控制器时,MegaWizard™将生成具有2位宽信号reserved_mem_reserved_pins_for_dk_group的顶级IP模块。

该信号不起作用,但需要将dk引脚分配给DQ组。在基于Nios II的定序器实例化中,dk引脚必须存在于DQ组中才能访问校准所需的硬件。

您需要将reserved_mem_reserved_pins_for_dk_group signal up to the top level and connect it to a DQ pin in a x4 DQS group but there is no need to connect it to anything external to the FPGA as these pins serve no purpose.

解决/修复方法

从Quartus®II软件版本11.1开始删除reserved_mem_reserved_pins_for_dk_group信号。
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