为什么Stratix V PLL仿真表明无论输入参考时钟频率如何，输出时钟都以宏功能定义的频率运行？

由于Quartus®II11.0中的问题，无论参考时钟的频率如何，Stratix®V器件中PLL的仿真始终显示相同的输出时钟频率。

从Quartus II软件版本11.0 SP1开始，此问题已得到修复，其中仿真显示警告，因为参考时钟信号没有指定的周期。但是，输出时钟频率调整到参考时钟信号的频率。