JESD204B IP核Nios II处理器控制单元设计实例中缺少SignalTap II生成文件-Altera-Intel社区-FPGA CPLD-ChipDebug

JESD204B IP核Nios II处理器控制单元设计实例中缺少SignalTap II生成文件

Nios II处理器控制单元设计示例未在调试STP目录中生成所需的XML文件(<example_design_directory> / ed_nios / jesd204b_ed_qsys / altera_jesd204_tx_mlpcs_160 / synth / debug / stp)。生成SignalTap(STP)文件需要TCL和XML文件,但调试STP目录仅包含build_stp.tcl文件。

RTL状态机控制单元设计示例和独立的JESD204B IP内核生成不受影响。

解决/修复方法

使用以下参数设置生成独立的JESD204B IP内核:

包装选项: Base和Phy

数据路径: 双工

您生成的IP内核的调试STP目录应包含build_stp.tcljesd204b_base_phy_duplex.xml文件。

您还可以参考JESD204B IP内核用户指南“ 创建SignalTap II调试文件以匹配您的设计层次结构 ”主题中列出的步骤。在设计示例debug STP目录中生成STP文件时,将XML文件输入开关-xml_file指向独立的JESD204B IP内核调试STP目录(<ip_variant_name> /altera_jesd204_tx_mlpcs_160/synth/debug/stp/jesd204b_base_phy_duplex.xml)。

此问题将在以后的版本中修复。

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