为什么Altera三速以太网(TSE)MegaCore功能在综合期间出错?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Altera三速以太网(TSE)MegaCore功能在综合期间出错?

Altera公司®三速以太网(TSE)MegaCore®功能可能在综合过程中的下列错误之一:

1.错误:以下WYSIWYG I / O原语未正确连接到顶级引脚

2.错误:输出WYSIWYG I / O原语的padio端口

“tse_mac_rgmii:inst | altera_tse_mac:altera_tse_mac_inst | altera_tse_top_gen_host:top_gen_host_inst | altera_tse_rgmii_module:U_RGMII | altera_tse_ rgmii_out1:the_rgmii_out1 | altddio_out:altddio_out_component | ddio_out_dub:auto_generated | dataout [0]”未直接连接到顶层输出引脚。

3.错误:输入WYSIWYG I / O原语的padio端口

“tse_mac_rgmii:研究所| altera_tse_mac:altera_tse_mac_inst | altera_tse_top_gen_host:top_gen_host_inst | altera_tse_rgmii_module:U_RGMII | altera_tse_rgmii_ IN1:the_rgmii_in1 | altddio_in:altddio_in_component | ddio_in_d9e:AUTO_GENERATED | ddio_ina [0]”不直接连接到一个顶级输入引脚

这些错误是由TSE MAC顶级文件与RGMII接口的连接问题引起的。在用户的TSE MegaCore功能顶级模块中,RGMII接口端口不直接连接到输入/输出引脚。用户需要确保RGMII接口端口直接连接到输入/输出引脚,以避免上述综合错误。

在TSE MegaCore功能中,RGMII接口端口直接连接到ddrio输入/输出原子,这意味着它需要直接连接到输入/输出引脚而无需其他连接。任何其他连接都会出现错误,如上所示。

如果您尝试使用SignalTap II工具捕获RGMII接口信号,也会发生错误。这是因为SignalTap II工具将添加逻辑来捕获RGMII接口信号,并导致RGMII接口端口不直接连接到输入/输出引脚。

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