我可以对LogicLock™区域中的布线进行反向注释并维护自动和浮动属性吗?-Altera-Intel社区-FPGA CPLD-ChipDebug

我可以对LogicLock™区域中的布线进行反向注释并维护自动和浮动属性吗?

不,您无法为区域注释布线并维护“自动”和“浮动”区域属性。

如果反标布线在这样一个区域,在Quartus®II软件会自动改变区域属性,以固定和锁定。这样做的原因属性的变化是,布线资源是在Altera®的器件的不同位置通常是不同的。

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