在被动串行配置中CONF_DONE变为高电平后,Excalibur™器件条带是否需要额外的40个时钟周期(DCLK信号)?Altera_wiki6年前发布40 是。 Excalibur器件条带需要40个DCLK信号。但是,在INIT_DONE变为高电平之前,处理器不会复位,即FPGA进入用户模式。 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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