Stratix III和Stratix IV器件中差分和伪差分I / O引脚的电源是多少?-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix III和Stratix IV器件中差分和伪差分I / O引脚的电源是多少?

在Stratix®III和Stratix IV器件的顶部和底部bank中的专用时钟输入引脚上使用差分标准时,它们由差分时钟电源VCC_CLKIN供电,该电源必须连接到2.5V。 VCC_CLKIN独立于VCCIO和VCCPD。

在顶部和底部bank中使用差分输入时,输入缓冲器由VCCPD供电,VCCPD必须连接到2.5V。

在顶部和底部bank中使用差分输出时,输出缓冲器由VCCIO供电,VCCIO必须连接到2.5V。

在侧bank中使用差分输入时,输入缓冲器由VCCPD供电,VCCPD必须连接到2.5V。

在侧bank中使用差分输出时,输出缓冲器由VCCIO供电,VCCIO必须连接到2.5V。

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