警告:PLL上的OUTCLK端口未正确连接 。必须连接PLL上的输出时钟端口。信息:必须连接-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:PLL上的OUTCLK端口未正确连接 。必须连接PLL上的输出时钟端口。信息:必须连接

在Arria®V器件的LVDS模式下编译三速以太网(TSE)IP时,在分析和综合期间将收到以下警告消息:

警告:PLL上的OUTCLK端口未在<instance>上正确连接。必须连接PLL上的输出时钟端口。

信息:必须连接

解决/修复方法

发出此警告的原因是ALTLVDS_RX产生慢速PLL时钟,即使它处于soft-CDR模式且仅使用DPA时钟。 警告只是表明慢速时钟PLL没有扇出。

因此,可以安全地忽略此警告消息。

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