ECC和CSR设计失败时间-Altera-Intel社区-FPGA CPLD-ChipDebug

ECC和CSR设计失败时间

对于使用高性能控制器II(HPC II)版本11.0或更高版本创建的设计,并配置启用配置和状态寄存器接口启用启用错误检测和更正逻辑选项,ECC和CSR元件将在Quartus中失败时序II软件。

解决/修复方法

此问题的解决方法如下:

  1. 在项目中创建一个新的SDC文件。
  2. set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -setup -end 2 set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -hold -end 2添加到SDC文件中: set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -setup -end 2 set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -hold -end 2
  3. 通过单击“ 项目”菜单中的“在项目中添加/删除文件”,将SDC文件添加项目中

此问题将在具有UniPHY的DDR2和DDR3 SDRAM控制器的未来版本中得到修复。

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