Stratix V收发器器件的存储区内的收发器通道编号方案是什么?-Altera-Intel社区-FPGA CPLD-ChipDebug

Stratix V收发器器件的存储区内的收发器通道编号方案是什么?

Stratix®V器件中的每个收发器组编号为每个存储体6个通道的倍数,其中编号最小的引脚名称等于该存储区的通道0,并且对于该存储区的最高编号引脚名称,顺序递增到通道5。

以下示例显示了5SGXEA7K3F40C器件的编号方案,该器件每侧有三个收发器组。

BankB2 [L,R] GXB_ [Tx,Rx] _ [L,R] 17 =Bank内的第5行

BankB1 [L,R] GXB_ [Tx,Rx] _ [L,R] 11 =Bank内的第5行

BankB0 [L,R] GXB_ [Tx,Rx] _ [L,R] 5 =Bank内5

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