错误:{variation_name} _p0_pin_map.tcl:找不到PLL参考时钟-Altera-Intel社区-FPGA CPLD-ChipDebug

错误:{variation_name} _p0_pin_map.tcl:找不到PLL参考时钟

当从另一个PLL馈送到基于UniPHY的存储器控​​制器的PLL参考时钟时,您可能会看到上述错误。虽然不建议级联PLL,但它是允许的,并且设计应编译时带有警告但没有错误。

导致上述错误的原因是参考时钟的层次级别数已超过<variation_name> _p0_pin_map.tcl文件中<variation_name> _p0_get_input_clk_id过程中的值。

解决/修复方法

执行以下步骤以修复错误:

  • 打开<variation_name> _p0_pin_map.tcl文件
  • 搜索字符串results_array 9
  • 将值从9更改为更大的值,例如20
  • 保存<variation_name> _p0_pin_map.tcl文件
  • 重新编译设计,你不应该看到上面的错误
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