在Qsys系统中实现多个实例时,如何约束Serial RapidIO IP内核?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Qsys系统中实现多个实例时,如何约束Serial RapidIO IP内核?

当您生成一个Qsys系统包含串行RapidIO®IP,Qsys的生成(.tcl)脚本和Synopsys设计约束(.sdc)文件为您的IP。

当Qsys系统中存在多个Serial RapidIO IP实例时, .sdc文件无法正常工作。问题是create_generated_clock语句匹配多个时钟,并且失败。您将在TimeQuest™时序分析器中的忽略约束报告中看到这些内容。

解决/修复方法

要解决此问题,请为Serial RapidIO IP的每个实例复制create_generated_clock语句,然后更改时钟的名称以使它们唯一,并修改源和目标筛选器,以便它们包含实例名称。

例如,更改此: create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3 -source [get_nets *rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]

对此: create_generated_clock -name clk_div_by_two_rio_blocks_rapidio_3_myinst -source [get_nets *my_inst*rio_blocks_rapidio_3_rio_inst*tx_clkout[0]] -divide_by 2 [get_nets *my_inst*rio_blocks_rapidio_3*riophy_xcvr|clk_div_by_two]

计划在Quartus®II软件的未来版本中修复此问题。

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