错误:“行 :文件 :不支持的Verilog HDL功能错误:负范围值“(MAX +PLUS®II,Verilog HDL)-Altera-Intel社区-FPGA CPLD-ChipDebug

错误:“行 :文件 :不支持的Verilog HDL功能错误:负范围值“(MAX +PLUS®II,Verilog HDL)

如果Verilog HDL代码的范围声明过于复杂,您可能会在MAX + PLUS II软件中遇到上述错误消息。请参阅以下示例:

参数OUT_WIDTH = 8; 
参数LPM_SEL_QTY = 16;

输入[LPM_SEL_QTY *(OUT_WIDTH + 1)-1:0] sel_data; 

此问题的解决方法是在Verilog HDL代码中使用临时参数,如以下示例所示:

参数OUT_WIDTH = 8; 
参数LPM_SEL_QTY = 16;
参数TEMP_RANGE = LPM_SEL_QTY *(OUT_WIDTH + 1)-1;

输入[TEMP_RANGE:0] sel_data; 
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