Interlaken MegaCore功能10.3125-Gbps变化,收发器以不正确的通道速率运行-Altera-Intel社区-FPGA CPLD-ChipDebug

Interlaken MegaCore功能10.3125-Gbps变化,收发器以不正确的通道速率运行

具有收发器的ref_clk -Gbps Interlaken MegaCore功能变化需要不同于最初设计的ref_clk频率。如果您使用Interlaken 12通道,生成的10 Gbps变化,则在仿真和器件上编程时,通道速率为10.2 Gbps而不是10.3125 Gbps。

因此,除了按照Interlaken MegaCore功能用户指南中的指定运行322.265625 MHz的ref_clk输入时钟外,还必须对多个RTL文件进行一些手动修改。

解决/修复方法

在生成Interlaken变体之后,在仿真设计之前,请按照以下步骤修改RTL文件以修复基础问题:

  1. 使用正确的值编辑文件alt_ntrlkn_gxb_10g.v ,以按照以下步骤匹配322.265625-MHz ref_clk频率:
  2. 要设置正确的有效数据速率,请将每个10200实例替换为10312.5

    要设置正确的输入周期,请将3137每个实例替换为3103

    要设置正确的输入时钟频率,请将每个318.75实例318.75322.265625

  3. 按照以下步骤使用正确的时钟频率编辑子模块/ < variation > .sdc文件:
  4. tx_mac_c_clk频率设置为257.81 MHz。

    rx_mac_c_clk频率设置为257.81 MHz。

如果您使用随Interlaken IP安装提供的Qsys设计示例,请执行以下附加步骤:

  1. 在项目目录的alt_interlaken_12lane_10g.sdc文件中,设置以下时钟频率:
  2. 将采样通道客户端时钟频率设置为257.81 MHz

    tx_mac_c_clk频率设置为257.81 MHz

    rx_mac_c_clk频率设置为257.81 MHz

    ref_clk频率设置为322.265625 MHz

  3. 测试平台/ alt_interlaken_12lane_10g_tb.sv文件,更新ref_clk通过更换频率#1568#1551.5

此问题已在Interlaken MegaCore功能版本11.0中修复。

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