为某些包含PLL的Verilog设计编译Synplify或Synplify Pro 7.5 VQM网表时，为什么会在Quartus®II软件中出现错误？

当综合的^MegaWizard® -生成PLL实例，和的Synplify的Synplify Pro 7.5版本可能会导致以下类型由Quartus II软件产生的错误：

错误：无法实现PLL的时钟乘法和时钟分频参数值< altpll实例化的层次结构路径 >：altpll_component | altpll：< 实例名称 > | pll altpll实例化的层次结构路径 >：altpll_component | altpll：< 实例名称 > | pll不需要参数时钟切换

现在可以从Synplicity技术支持获得此问题的解决方法，并且计划在将来的版本中修复该问题。如果您遇到此问题，请通过Synplicity支持网站上列出的方法之一直接联系Synplicity技术支持以获取解决方法。

该Synplify的7.5版本说明第3页描述了^Stratix®设计，这有助于Synplify的软件优化更好的时序性能设计向前注解PLL约束。但是，这可能会在Verilog HDL中生成PLL实例化的错误。这不是VHDL中PLL实例化的问题。