为什么Nios开发板上的引脚A19与上拉电阻相连（如开发板SchematicPDF第3页所示）？

PLD的配置信息位于闪存的高半部分，这意味着在读取PLD的配置数据时，A19（闪存地址总线的MSB）应为高电平。 MAX器件上没有引脚连接到闪存地址总线的最高位，因此使用标准上拉电阻。