我可以在Stratix IV器件系列的单个IO子库中安装多个DDR3 SDRAM（带调平）存储器接口吗？

对于基于UniPHY的DDR3 SDRAM（带调平）存储器接口，如果两个DDR3 SDRAM接口共用PLL，则可以在一个子库中具有多个DDR3 SDRAM接口。

你不能基于一个以上的altmemphy DDR3 SDRAM（校平）位于一个IO子Bank的Stratix®III和Stratix IV器件系列的存储器接口。

Stratix III和Stratix IV器件每个I / O子库只有一个调平延迟链。 您 可以同时只能在每个I / O子Bank一个存储器接口（如I / O子组1A，1B和1C）当您使用练级延迟链，如果你不是因为两个不同的时钟共享PLL能不喂一个平整延迟链。 PLL的共享仅适用于基于UniPHY的DDR3 SDRAM接口。