使用UniPHY将DDR2和DDR3 SDRAM控制器的设计从11.0迁移到11.0 SP1时出错Altera_wiki6年前发布70 尝试将11.0设计迁移到11.0 SP1失败并显示错误消息。 解决/修复方法 此问题的解决方法是在编辑器中打开.v文件,并将CSR_ADDR_WIDTH的CSR_ADDR_WIDTH change更改为8。 FPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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