在Cyclone III或Cyclone IV器件中仿真级联PLL输出计数器时,为什么输出时钟没有切换?-Altera-Intel社区-FPGA CPLD-ChipDebug

在Cyclone III或Cyclone IV器件中仿真级联PLL输出计数器时,为什么输出时钟没有切换?

由于Quartus II软件9.1及更高版本中的问题,在针对Cyclone III和Cyclone IV器件的设计中PLL输出计数器级联的功能仿真期间,输出时钟可能无法切换。此问题与功能仿真模型有关,不会影响硬件行为。

解决/修复方法

要解决此问题,请在ALTPLL宏功能配置为使用输出计数器级联时使用时序仿真。时序仿真不受功能仿真模型中的问题影响。

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