由于Quartus®II12.0sp2及更高版本中的问题，如果您的Qsys设计具有NiosII和SDRAM控制器，并且复位向量被分配给SRAM控制器，则可能在仿真时遇到此问题。
这是由外部仿真模型“ altera_sdram_partner_module.v ”引起的，它由Qsys生成，输出返回读取数据比CAS延迟参数提前1个周期，NiosII的读取数据也变为未知’x’。
解决/修复方法
要解决此问题，请使用内存器件供应商提供的内存模型，或者为读取数据添加一个周期以输出端口，如下所示。
[altera_sdram_partner_module.v]
//原版的
//解决方法
总是@（posedge clk）开始
此问题计划在Quartus II软件的未来版本中修复。
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