如果在Quartus II软件和IP版本8.0SP1中将CAS延迟设置为5或更高，为什么在使用DDR2高性能（HP）控制器连接DDR2内存时进行连续写入时，为什么会看到DQ总线上的空闲时间？-Altera-Intel社区-FPGA CPLD-ChipDebug
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