为什么我的设计中收发器模块的~OBSERVABLE输出端口报告为保持分析无约束?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的设计中收发器模块的~OBSERVABLE输出端口报告为保持分析无约束?

Quartus®II9.1 SP1及更早版本可能不会自动约束~OBSERVABLE输出端口,例如Stratix®IVGX收发器模块中的~OBSERVABLERXANALOGRESET用于保持分析。 derive_pll_clocks命令仅将set_max_delay分配添加到输出端口以进行设置分析,并且不会进行保持分析所需的相应set_min_delay分配。

要限制保持分析的输出端口,请为~OBSERVABLE输出端口添加以下set_min_delay命令:

计划在Quartus II软件的未来版本中修复此问题。

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