offset_cancellation_reset信号未同步到IP编译器中的reconfig_clk,用于PCI Express Stratix IV链接DMA示例设计-Altera-Intel社区-FPGA CPLD-ChipDebug

offset_cancellation_reset信号未同步到IP编译器中的reconfig_clk,用于PCI Express Stratix IV链接DMA示例设计

用于PCI Express的IP编译器的Stratix IV链接DMA示例设计中的offset_cancellation_reset信号与reconfig_clk_locked信号中的更改同步,而不是与reconfig_clk时钟同步。因此,SERDES可能偶尔会错误地运行。

解决/修复方法

此问题没有解决方法。

此问题将在用于PCI Express链接DMA示例的IP编译器的未来版本中修复。

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