当使用两个对齐的时钟执行Stratix™增强型锁相环(PLL)仿真时,为什么时钟切换功能无法正常工作?-Altera-Intel社区-FPGA CPLD-ChipDebug

当使用两个对齐的时钟执行Stratix™增强型锁相环(PLL)仿真时,为什么时钟切换功能无法正常工作?

时钟切换功能不会在这种情况下,正确地仿真由于与在Quartus®II软件2.2版的PLL模型的问题。当两个PLL时钟的上升沿同时发生时,PLL仿真模型在时钟切换期间错过了第二个输入时钟的时钟边沿。

如果您的两个时钟不是边对齐,则不会发生此问题。

Quartus II软件2.2 SP1中修复了这个问题。

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