我也可以使用Altera®推荐的复位序列进行PIPE模式吗?-Altera-Intel社区-FPGA CPLD-ChipDebug

我也可以使用Altera®推荐的复位序列进行PIPE模式吗?

不,PIPE应使用下面显示的修改后的重置序列

  • 根据PIPE接口规范,链路层期望来自PIPE接口的’pipephydonestatus’信号中的转换在链路初始化期间完成合规性测试阶段。
  • 只有在rx_digitalreset被DE声明后,来自PIPE接口的”pipephydonestatus’信号才会激活。
  • 控制复位的复位控制器从GXB寻找’rx_freqlocked’以变高以解除对rx_digitalreset的断言。
  • 在合规性测试阶段,’rx_freqlocked’不会因为没有接收到连续的有效数据而变高。因此,由于上述原因,使用该复位机制不能完成一致性测试阶段。

为了解决这个问题,应该修改复位控制器代码,以便从GXB中寻找rx_pll_locked以使其变为高电平以使rx_digitalreset无效。

图1. PLL波形

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