由于Quartus®II12.1及更高版本中的问题，如果Stratix®VNative Phy上的rx_cdr_refclk端口有多个输入连接到同一refclk引脚，则可能会看到此内部错误。
解决/修复方法
要避免此问题，请将CDR PLL的每个时钟输入连接到其自己的refclk引脚。
未来版本的Quartus II软件计划为此非法连接生成错误消息。
由于Quartus®II12.1及更高版本中的问题，如果Stratix®VNative Phy上的rx_cdr_refclk端口有多个输入连接到同一refclk引脚，则可能会看到此内部错误。
未来版本的Quartus II软件计划为此非法连接生成错误消息。
没有回复内容