使用增量编译时,为什么我的复位信号会反转?-Altera-Intel社区-FPGA CPLD-ChipDebug

使用增量编译时,为什么我的复位信号会反转?

由于Quartus®II13.0 SP1及更早版本中的问题,使用增量编译时可能会看到复位信号的错误行为。具体地,重置的操作可以与预期的相反。如果您的设计中满足以下所有条件,则可能会发生此问题:

  • 从设计分区中的寄存器生成低电平有效复位,包括顶层分区
  • 重置被反转并连接到较低级别的分区
  • 复位用于较低级别分区内的高电平有效异步复位
  • 重置被提升为全局或区域时钟缓冲区
  • 较低级别的分区保留了先前的综合或拟合结果,而较高级别的分区是从源代码编译的

解决/修复方法

要避免此问题,请确保您的设计执行以下操作之一:

  • 在整个设计中使用相同的感测(高电平有效或低电平有效)复位
  • 在使用它的较低级别分区中而不是在较高级别分区中反转重置
  • 避免使用全局或区域时钟布线来复位信号
  • 对上层和下层分区使用相同的保留级别
  • 关闭增量编译

计划在Quartus II软件的未来版本中修复此问题。

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