如果在自动生成的PCI Express逻辑®示例链式设计顶层测试台文件<名称变异> _example_chaining_pipen1b.vhd被连接到错误的时钟（internal_core_clk_out）这可以被看见。
在<variation_name> _example_chaining_pipen1b.vhd所有逻辑必须连接到pld_clk®核心实例和实施例的Altera实体。
pld_clk和internal_core_clk_out在逻辑上是相同的。然而
如果在自动生成的PCI Express逻辑®示例链式设计顶层测试台文件<名称变异> _example_chaining_pipen1b.vhd被连接到错误的时钟（internal_core_clk_out）这可以被看见。
在<variation_name> _example_chaining_pipen1b.vhd所有逻辑必须连接到pld_clk®核心实例和实施例的Altera实体。
pld_clk和internal_core_clk_out在逻辑上是相同的。然而
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