“在fmax计算中包含外部引脚延迟”选项是否会影响编程文件校验和?-Altera-Intel社区-FPGA CPLD-ChipDebug

“在fmax计算中包含外部引脚延迟”选项是否会影响编程文件校验和?

是的,改变的Quartus®II“包括在最大频率计算外部引脚延迟”要生成在设置对话框(Assignments菜单)的时序设置下的时钟部分选项将导致不同的编程文件的校验,因为外部延迟影响的边界时间限制。

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