警告:在输出使能引脚上忽略虚拟引脚分配“”-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:在输出使能引脚上忽略虚拟引脚分配“”

如果将可以三态的模块输出指定为虚拟引脚,Quartus®II软件会在分析和综合期间生成此警告。 Altera®器件中的内部逻辑不支持三态操作;您可能需要考虑使用多路复用器结构。如果模块输出具有三态功能,Quartus II软件会插入一个I / O缓冲区来考虑三态使能逻辑。因此,输出不能指定为虚拟引脚。

要避免此警告,请不要使用三态逻辑,除了直接连接到器件I / O的信号。

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