为什么MAX +PLUS®II时序分析器的报告性能与编译器不同?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么MAX +PLUS®II时序分析器的报告性能与编译器不同?

这种差异可能有三个原因:

  1. 您尚未在时序分析器中列出所有源节点。
  2. 您尚未在时序分析器中列出所有目标节点。
  3. 您已在时序分析器中列出了一个截止节点,而不是编译器,反之亦然。

报告最高性能时,编译器不会考虑这些设置。有关基于节点设置的准确报告,请参阅时序分析器报告。

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