为什么我quartus中初始化后,自加后还是未定态呢,求大佬指教-Altera-Intel论坛-FPGA CPLD-ChipDebug

为什么我quartus中初始化后,自加后还是未定态呢,求大佬指教

为什么我quartus中初始化后,自加后还是未定态呢,输入是图中的error_mult,求大佬指教,问题是temp那个。
module LOOP_lpf(clk,rst_n,x_in,y_out,temp);
input clk,rst_n; //时钟及复位信号
input [26:0] x_in; //输入:鉴相模块输出
output [26:0] y_out; //环路滤波器输出
output [26:0]temp;
reg [26:0] temp;
reg [26:0] y_out;

always@(posedge clk or negedge rst_n)
if(!rst_n)
begin
y_out<=0;
temp <= 0;
end
else
begin//进行环路滤波操作
y_out<={{4{x_in[26]}},x_in[26:4]}-{{7{x_in[26]}},x_in[26:7]};//
temp <= temp+{{10{x_in[26]}},x_in[26:10]} ;//
end

endmodule
QQ截图20200222104643.png

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