开源Verilog可重用CBB模块（带仿真平台）分享

TinyCBB使用教程

TinyCBB （微型Common Building Block）中包含很多verilog语言编写的可重用RTL模块。包括但不限于累加器、仲裁器、有/无符号运算、异步逻辑同步器、CIC/FIR滤波器、格雷码/独热码转换器、CRC/PRBS生成器/检测器、ECC编解码器、同步/异步/字节/切片FIFO、I2C/SPI从机、NCO/DDS/混频器、PID控制器和寄存器代码自动生成器等。

下载地址

TinyCBB存储在gitee.com网站上，首先需要安装Git软件，然后通过git clone的方式获取最新源代码。

git clone https://gitee.com/windy-cloudboy/tinycbb.git

目录结构

tinycbb // 根目录
| doc // 寄存器代码自动生成器表格和若干数字电路总结
| regs_define.xlsm // 寄存器代码自动生成器表格, 填写表格可生成RTL(*.v)和驱动头文件（*.h）
| rtl // RTL目录（当前仅包含CBB目录，实际项目中可以放置所有模块RTL）
| cbb // CBB源代码目录
| cbb.f // CBB源文件列表，仿真和综合工具通过该文件来索引所有文件
| cbb_define.v // CBB全局头文件，必须根据实际器件系列修改
| script // 仿真综合等脚本文件
| sim // 仿真目录
| lib // 仿真常用库文件
| ut // 单元仿真目录
| run // Questa Sim仿真工具工作目录及脚本文件
| run.do // Questa Sim仿真脚本，根据实际项目修改
| tb // TestBench文件目录
| tc // TestCase文件目录

仿真验证

该项目缺省采用Questa Sim-64 2021.1工具进行仿真验证，其它版本应该也兼容。

开源协议

MIT LICENSE