我的设计在我的跟踪报告中显示了我的时序偏好,并且我的所有时钟都被频率偏好所覆盖,但是设计无法在硬件中正常运行。可能是什么问题呢?-Lattice-莱迪斯论坛-FPGA CPLD-ChipDebug