我的设计在我的跟踪报告中显示了我的时序偏好，并且我的所有时钟都被频率偏好所覆盖，但是设计无法在硬件中正常运行。可能是什么问题呢？-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug
请登录后发表评论

    没有回复内容

搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
热门帖子

在手机上浏览此页面