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FPGA CPLD资料源码分享-ChipDebug

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FPGA CPLD资料源码分享-ChipDebug

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PCIe扫盲——物理层电气部分基础（一）

PCIe 之所以把物理层电气部分的文章放在链路初始化与训练文章的后面，是因为这一部分涉及到一些相关的概念，如Beacon Signal、LTSSM等...

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等级-LV3-ChipDebug

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PCIe扫盲——中断机制介绍（INTx）

PCIe 一个简单的PCI总线INTx中断实现流程，如下图所示。
1. 首先，PCI设备通过INTx边带信号产生中断请求，经过中断控制器（In...

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PCIe扫盲——中断机制介绍（MSI）

PCIe 前面的文章中介绍过，MSI本质上是一种Memory Write，和PCIe总线中的Message概念半毛钱关系都没有。并且，MSI的Data Payload也是...

PCIe扫盲——中断机制介绍（MSI）-ChipDebug

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PCIe扫盲——DLLP（数据链路层包）详解

PCIe 首先说明一下，在本次连载的博文中，DLLP一般指的是由发送端的数据链路层发送，接收端的数据链路层接收的数据包，其和事务层（Tr...

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PCIe扫盲——PCIe错误定义与分类

PCIe 前面的文章提到过，PCI总线中定义两个边带信号（PERR#和SERR#）来处理总线错误。其中PERR#主要对应的是普通数据奇偶校检错误（Pa...

PCIe扫盲——PCIe错误定义与分类-ChipDebug

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等级-LV3-ChipDebug

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PCIe扫盲——PCIe错误检测机制

PCIe PCIe总线错误检测囊括了链路（Link）上的错误以及包传递过程中的错误，如下图所示。用户设计的应用程序层中的错误不属于链路传输...

PCIe扫盲——PCIe错误检测机制-ChipDebug

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等级-LV3-ChipDebug

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zynq_book_v2_projects_for_zed.zip

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等级-LV3-ChipDebug

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PCIe扫盲——高级错误报告AER（二）

PCIe 这一篇文章讲一讲，高级错误报告（Advanced Error Reporting，AER）关于可校正和不可校正错误的相关寄存器，以及Root如何处理来...

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等级-LV3-ChipDebug

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PCIe扫盲——TLP Header详解（四）

PCIe PCIe中的Message主要是为了替代PCI中采用边带信号，这些边带信号的主要功能是中断，错误报告和电源管理等。所有的Message请求采...

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等级-LV3-ChipDebug

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PCIe扫盲——Quality of Service简介

PCIe 前面的文章中介绍过，为了保证视频、音频等数据得到优先传输，PCIe总线实现了一种叫做Quality of Service（QoS）的机制。QoS可以...

PCIe扫盲——Quality of Service简介-ChipDebug

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等级-LV3-ChipDebug

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PCIe扫盲——TLP Header详解（二）

PCIe 下面用几个具体的例子来讲解TLP Header的格式与作用。因为内容较多，所以分为多篇文章分别进行介绍。第一篇（即本文）介绍IO Req...

PCIe扫盲——TLP Header详解（二）-ChipDebug

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