社区标签 FPGA-CPLD-ChipDebug-第493页

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等级-LV1-ChipDebug

7年前发布7次阅读

在Qsys VHDL仿真中，为什么在仿真对内部存储器的字节写入期间会收到数百个警告？

在运行Qsys系统的Modelsim VHDL仿真并执行8位或16位写入时，仿真工具控制台中可能经常出现以下警告：警告：算术操作数中有一个'U'|'X'|'W'|'Z'|' - '，结果为'X'（es）。在字节或半字写入的情况下，忽略此警告是安全的，因为事务的未使用的字节通道被丢弃。...

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7年前发布4次阅读

当IBIS Golden Parser检查时，我在输入/输出缓冲区信息规范（IBIS）模型中收到以下警告：警告 – 模型缓冲区1：上拉有增加电流如何解决此警告？

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7年前发布22次阅读

为什么我不能在Quartus II软件9.1 SP2中为我的器件找到SFL图像？

Quartus®II软件9.1 SP2的安装目录中缺少以下器件的SFL映像： EP4SE230 EP4SE360 EP3CLS150 EP2AGX95 有一个补丁可以解决Quartus II软件9.1 SP2的这个问题。从以下相应链接下载并安装补丁2.52：对于Windows：下载适用于Windows的Quartus II软件9.1 SP2 Patc...

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7年前发布66次阅读

错误（209012）：操作失败

由于Quartus®II14.0.2中的已知问题，在编程包含MAX®10器件的多器件JTAG链中的任何器件时，您可能会看到错误消息“Operation Failed”。解决/修复方法此问题已在Quartus II软件15.0更新1中修复。

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7年前发布10次阅读

在Cyclone和Cyclone II器件手册中有关于Cyclone和Cyclone II器件PLL的已知问题吗？

每次PLL失锁时，都需要使用areset引脚复位Cyclone和Cyclone II PLL。这确保了PLL输出之间保持适当的相位关系。 Stratix手册中的以下文本也将添加到Cyclone和Cyclone II手册中。 areset信号是每个PLL的复位/重新同步输入。每次PLL失锁时都应置位置位信号，以保...

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7年前发布8次阅读

如果我订购了EP4SGX230FF35C2NES部件，我会在Quartus II软件中定位哪个Stratix IV GX器件？

在Quartus®II软件中，如果您订购了EP4SGX230FF35C2NES器件，则需要针对Stratix®IVGX器件部件号EP4SGX230FF35C2XES。冲突是由于可用于识别器件的字符数量的限制。 EP4SGX230FF35 ES器件仅适用于-2X速度等级。部件号EP4SGX230FF35C2NES实际上是EP4SGX230FF35...

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7年前发布15次阅读

为什么我的Nios II中断在从Qsys子系统导出时无法正常工作？

在Quartus®II15.0及更早版本的软件中，尝试触发从分层Qsys主系统中的Qsys子系统导出的Nios II中断将是不成功的。解决/修复方法不是直接导出Nios II中断接收器信号，而是将它们连接到IRQ桥接中断发送器。然后，将IRQ桥中断接收器导出到顶级Qsys主系统。通过...

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7年前发布7次阅读

升级到更新版本的Quartus软件后，为什么FIR II Megacore的参数会恢复为默认值？

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7年前发布7次阅读

为什么我收到一封电子邮件报告“您输入的信息不在Altera的数据库中”？

如果您最近购买了Altera®软件的FixedPC订阅，并且您已使用NIC ID从Altera许可网页请求新许可，则可能会看到此消息。要解决此问题，请使用Quartus®II软件序列号从Altera许可网页申请许可。如需进一步了解，请通过Altera mySupport网页联系Altera客户服务或...

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7年前发布4次阅读

错误：增量综合不支持形式验证

如果选择第三方形式验证工具并打开增量编译选项，Quartus®II软件版本5.1,5.1 SP1和5.1 SP2将生成此错误。从Quartus II软件6.0开始，第三方形式验证要求打开增量编译选项。相关解决方案错误：即使正式验证必须与增量编译设置为完全增量编译一起使用，正式...

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7年前发布6次阅读

错误：评估期已过期;因此，在指定有效的许可证文件之前，无法使用编译和仿真支持

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7年前发布2次阅读

Altera器件的IBIS模型是否具有三态功能？

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7年前发布8次阅读

为什么我的Quartus®II设置文件（.qsf）中的赋值不会导入到我的项目中？

如果QSF中的顶级实体与当前项目的顶级实体不匹配，则您的分配可能无法导入到项目中。如果当前项目的顶级实体与QSF中的顶级实体名称匹配，或者尚未执行分析和精化，则存储在QSF中的分配将成功导入当前项目。要在QSF中导入分配，请更改以下QSF条目中的顶级实...

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7年前发布8次阅读

为什么推荐的RAM块的注册输出未在Fitter RAM Summary部分中报告？

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7年前发布4次阅读

如何在MAX + PLUS II版本8.2中为EPF6024AQC208器件生成引脚和编程文件？

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7年前发布2次阅读

INIT_DONE信号如何在APEXTM 20K，APEX 20KE，FLEX®10K，FLEX 10KA和FLEX 10KE器件中工作？

INIT_DONE信号表示初始化已完成且器件处于用户模式。由于INIT_DONE是开漏引脚，INIT_DONE信号在上电时处于三态（即待机模式）。必须使用外部上拉电阻将INIT_DONE引脚拉高。在配置开始时，INIT_DONE引脚仍为三态，信号仍然拉高。在配置期间（在传输了大约100...

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7年前发布4次阅读

EPC1CP8和EPC1LC20器件的编程文件是否可以互换？

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7年前发布18次阅读

为什么Quartus II软件版本11.1SP2没有报告Arria V器件的VCC和VCCP值？

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7年前发布4次阅读

我可以仿真altpriority_encoder宏功能吗？

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7年前发布6次阅读

在哪里可以找到有关Altera®Stratix®II器件系列中提供的设计安全功能的更多信息？

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7年前发布32次阅读

为什么我无法在ALTGX_RECONFIG Megawizard中启用“启用连续写入重新配置所需的所有字”选项？

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7年前发布9次阅读

在尝试生成SOPC Builder系统时，为什么会出现“错误：无法刷新PTF文件”？

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7年前发布10次阅读

在我的Nios板上，为什么我的LCD显示器显示日文字符？

在Nios开发板，Cyclone ™ ，Stratix ™和Stratix Pro Editions上，共享一些送入Compact Flash连接器的信号。安装紧凑型闪存卡并且LCD显示器连接到J11时，会有一个拉高的信号，这会改变LCD显示器使用的字符集。如果在使用LCD模块时从连接器中取出小型闪存卡，...

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7年前发布20次阅读

为什么Quartus II软件应用Cyclone III M9K内存块读取问题修复了应用RAM Bit Reservation全局适配器设置Auto，Standard或Maximum时未报告容易出现位错误的内存实例？

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7年前发布8次阅读

如何根据Stratix IV早期功耗估算器（EPE）工具主要部分报告的ICCXCVR电流确定每个收发器电源轨的电流要求？

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7年前发布9次阅读

小负载的未对齐传输在SG-DMA上失败

Scatter Gather DMA SOPC Builder外设无法正确处理小负载的未对齐传输。有效负载长度小于数据宽度会导致错误的数据传输。解决/修复方法避免使用DMA器件传输小型有效负载。如果绝对必要，对于32位SG-DMA，最小长度为4个字节可确保正确传输数据。

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7年前发布4次阅读

如何在FLEX 10KA和FLEX 10KE器件上启用钳位二极管，以便在MAX + PLUS II软件中实现3.3-V PCI兼容性？

使用以下步骤在MAX + PLUS II软件中逐个引脚地在EPF10K10A，EPF10K30A和所有FLEX 10KE器件上启用钳位二极管。打开设计文件并选择所需的引脚。选择Assign-> Logic Options 。单击Individual Logic Options按钮。选中“PCI I / O”旁边的框。注意：如果...

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7年前发布4次阅读

APEX DSP开发板数据表版本1.3中是否存在任何已知错误？

是。表1显示了正确的滑动开关引脚输出信息。表1.滑动开关APEX引脚输出信号名称董事会名称 APEX Pin SWITCH6 SW3引脚1 R2 开关5 SW3针2 R1 交换机4 SW3引脚3 P6 交换机3 SW3引脚4 P5 计划在下一版本的数据表中更正此错误。

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7年前发布7次阅读

Nios™嵌入式处理器软件开发工具包（SDK）中的printf例程是否支持浮点数据类型？

Nios SDK有自己的printf例程实现，不包括对浮点类型的支持。由于大多数嵌入式应用程序不使用浮点数，因此删除了标准GNU printf中可用的浮点支持。处理浮点类型涉及增加的开销。使用标准printf例程将增加S-Record文件（ .srec ）大小（通常为64 KB）。如果需...

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7年前发布5次阅读

错误（10232）：altera_merlin_burst_uncompressor.sv（174）中的Verilog HDL错误：索引5不能超出向量“addr_width_burstwrap”的声明范围[4：0]

由于Quartus®II11.1及更高版本中的问题，在编译包含Qsys系统的设计时，您可能会看到类似于上述消息的错误。问题的根本原因与以下条件下的主地址宽度限制有关： address width <= burst count width + log 2 (number of symbols/burst) 解决/修复方法若要...

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