社区标签 FPGA-CPLD-ChipDebug

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FPGA-CPLD

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等级-LV1-ChipDebug

26天前更新6次阅读

提问接口转换将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）

module sramif #(
parameter integer NUM_CPUS = 1,
parameter integer AXI_SRAM_ID = 12
)(

FPGA常见问题

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等级-LV1-ChipDebug

33天前更新20次阅读

已解决刚下载的软件小白打开工程文件报错，这哪出问题了

刚下载的软件小白打开工程文件报错，这哪出问题了-ChipDebug

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等级-LV2-ChipDebug

8个月前更新105次阅读

2012.2 Vivado – 无法压缩包含“.elf”文件的bitsream

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等级-LV2-ChipDebug

8个月前更新73次阅读

notepad++配置verilog环境可直接编译检查语法错误

分享一个notepad++配置verilog环境，支持检查语法错误。1、安装nppecc的插件，安装教程如下：https://jingyan.baidu.com/article/f71d6037db3bc75bb741d147.html2、打开 NppExec插件（按 F6），输入这段代码cmd /k cd "$(CURRENT_DIRECTORY)" & vlog.exe ...

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等级-LV1-ChipDebug

1年前更新39次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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等级-LV1-ChipDebug

1年前更新88次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

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等级-LV1-ChipDebug

1年前发布26次阅读

哪位兄弟有安路TD的安装包呀，求分享

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等级-LV2-ChipDebug

2年前更新113次阅读

Vivado时间 – 消除时钟悲观：理解，计算

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等级-LV1-ChipDebug

2年前发布40次阅读

为什么平台上没有讨论紫光的FPGA

想问下各位为什么平台上没有讨论紫光的FPGA

Pangomicro紫光同创

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等级-LV1-ChipDebug

2年前更新646次阅读

如何用DSP模拟lattice的JTAG下载程序？

我现有一块DSP+CPLD的板子，DSP是28335，cpld是lattice的LAMXO640。CPLD的JTAG端口直接连接到了DSP的GPIO，并且JTAG没有预留出来...

如何用DSP模拟lattice的JTAG下载程序？-ChipDebug

如何用DSP模拟lattice的JTAG下载程序？-ChipDebug

如何用DSP模拟lattice的JTAG下载程序？-ChipDebug

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如何用DSP模拟lattice的JTAG下载程序？-ChipDebug

Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新2194次阅读

MTBF，FIT和PPM转换

描述 FIT和MTBF通常用于表示SEU的故障率。 PPM也可以使用。他们之间有什么转换？解FIT和MTBF 1 FIT = 1失败/ 10 ^ 9器件小时（114，155年）。平均故障间隔时间（MTBF）表示器件在不失败的情况下运行的平均时间。例如，FIT（1489 FIT）和MTBF（？）之间的转...

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等级-LV1-ChipDebug

2年前更新185次阅读

Zynq-7000示例设计 – 通过EMIO的GMII以太网

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等级-LV2-ChipDebug

2年前更新18次阅读

LogiCORE IP对象分段 – Vivado 2013.1和更新工具版本的发行说明和已知问题

描述此答复记录包含LogiCORE IP对象分段核心的发行说明和已知问题，包括以下内容：一般信息已知和已解决的问题修订记录本发行说明和已知问题答复记录适用于Vivado 2013.1及其中的核心。有关过去的已知问题日志和ISE支持信息，请参阅XTP025 - IP版本说明指南...

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等级-LV2-ChipDebug

2年前更新180次阅读

Zynq 7000 – 在ICAP和PCAP之间切换的建议

描述当处理系统（PS）和处理器配置访问端口（PCAP）控制配置逻辑时，可Program逻辑（PL）和内部配置访问端口（ICAP）被锁定在配置逻辑之外。同样，当ICAP处于控制状态时，PCAP和PS将被锁定。我如何在它们之间切换？解在切换到另一个之前，必须完成所有PCAP或I...

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等级-LV2-ChipDebug

2年前更新94次阅读

Place＆Route-DRC警告：PhysDesignRules：372 – 门控时钟。时钟网络长度_模块/长度输出由组合引脚提供

描述我收到以下警告：PhysDesignRules：372 - 门控时钟。时钟网络length_module / length_out由组合引脚提供。解

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等级-LV2-ChipDebug

2年前更新262次阅读

7系列MIG DDR3 SRAM – DDR3接口的DCI VRP / VRN参考电阻值是多少？

描述MIG对DDR3接口使用SSTL15_T_DCI（DQ）和DIFF_SSTL15_T_DCI（DQS）。 7系列FPGA SelectIO资源用户指南声明“分离终端DCI使用两个电阻值（2R）的两个电阻创建一个戴维宁等效电路。”这导致VRN / VRP参考电阻为100欧姆，以实现50欧姆的戴维宁等效终端。 Virt...

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等级-LV2-ChipDebug

2年前更新122次阅读

Data2Mem使用和调试指南

描述此答复记录提供可下载的Data2Mem使用和调试指南PDF以增强其可用性。答案记录是基于Web的内容，在新信息可用时经常更新。要获取最新版本的PDF，请访问此答复记录。解本文档通过示例逐步说明如何使用Data2Mem。它描述了如何编写BMM文件，如何检查BIT文...

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等级-LV2-ChipDebug

2年前更新349次阅读

Vivado – 使用Vivado成功将寄存器打包到IOB中

描述本文介绍了使用Vivado将寄存器成功打包到IOB所需的内容。可以将IOB指定为RTL属性或通过XDC约束文件。通过这两种方法，IOB属性将被设置为端口或单元（寄存器）上的属性。解将输入/输出寄存器正确地打包到IOB中取决于逻辑连接的合格性和IOB的可用性。

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等级-LV2-ChipDebug

2年前更新136次阅读

Xilinx MIG 7系列设计助手 – 使用VCS仿真MIG DDR3示例设计

描述MIG 7系列不支持VCS仿真，仅支持MIG v2.0 Rev1之前的ISE仿真，Vivado仿真器和ModelSim。创建此答复记录是为了帮助需要使用VC...

Xilinx MIG 7系列设计助手 - 使用VCS仿真MIG DDR3示例设计-ChipDebug

Xilinx MIG 7系列设计助手 - 使用VCS仿真MIG DDR3示例设计-ChipDebug

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等级-LV1-ChipDebug

2年前更新15次阅读

RapidIO II MegaCore功能用户指南不解释sys_clk和收发器参考时钟约束

两个RapidIO II IP内核输入时钟sys_clk和tx_pll_refclk必须来自公共时钟源。如果您的设计没有强制执行此约束，则IP内核可能会遇到FIFO下溢或溢出。但是，RapidIO II MegaCore功能用户指南未记录此约束。解决/修复方法

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等级-LV2-ChipDebug

2年前更新11次阅读

13.2 PlanAhead – 使用“显示连接”功能时，高扇出网络将限制所显示的连接数

描述在PlanAhead中选择原始单元格然后选择“显示连接”功能不一定显示与该单元格的所有连接。这是由于PlanAhead中允许显示的连接数限制。这很可能是因为高扇出网将难以查看连接，例如FF上的clk和rst信号。解

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等级-LV2-ChipDebug

2年前更新89次阅读

Vivado 2014.1：如何将先前版本的Vivado中创建的IP迁移到当前版本的Vivado中

描述为了帮助管理设计人员IP，Vivado的每个版本仅支持该版本中的最新版本的IP。因此，如果不首先将该IP导入当前版本，则无法直接管理和使用在Vivado先前版本中创建的IP。由于仿真模型是Vivado中的IP输出产品，因此无需先导入IP即可在新版本的Vivado中直接仿...

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等级-LV1-ChipDebug

2年前更新2371次阅读

如何将QuartusII桌面中的窗口重置为默认设置？

在Quartus®II软件包括一个功能通过删除您对桌面进行的所有更改，以恢复整个桌面的默认设置。如果您通过将可移动窗口移动到可视屏幕区域之外而意外丢失了可停靠窗口，则可以使用此选项。要删除对可停靠窗口所做的所有更改并将默认设置恢复到桌面的其余部分，...

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等级-LV3-ChipDebug

2年前更新955次阅读

精FPGA学习精品资料汇总帖

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FPGA CPLD资料源码分享

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等级-LV2-ChipDebug

2年前更新67次阅读

如果遇到此警告，请检查什么？警告 – c：/ bongiovanni / projects / mvb module / fpga / 00.05 / sources / mvbc / event.v（515）：Register \ DOut_MVBC_15__I_0 / event_slave / group_mask_i11停留在零。 VDB-5013

Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新122次阅读

LATTICE FPGA OpenLDI到DSI IP似乎支持传入的OpenLDI数据流的VESA映射。此IP是否支持JEIDA映射？如果没有，我们如何实现此功能？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新63次阅读

我们需要在LATTICE ECP5 FPGA上使用tmwc（比如在ECP3 = 100 – 500个额外的时钟周期）？如果是的话，有什么价值？

Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新76次阅读

对于双引导选项，用户是否可以在0x10000地址之前使用SPI存储空间，因为黄金模式存储在SPI闪存的0x10000起始地址？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新88次阅读

根据Crosslink数据表，Icciox是60uA。请解释一下Bankx电源电流意味着什么？如果每个I / O电流默认为8 mA，则超过60 uA。 60 uA代表什么？

Lattice-莱迪斯

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等级-LV2-ChipDebug

2年前更新112次阅读

基于Crosslink数据表，Vccaux可以是2V5或3V3。在2V5（Vccio，IO设置，配置……）使用Vccaux时是否存在任何已知限制？

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Lattice-莱迪斯

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