社区标签 FPGA-ChipDebug-第381页

标签

FPGA

帖子数

2.7W+

阅读量

47W+

等级-LV1-ChipDebug

7年前发布3次阅读

VHDL信息：忽略用户定义的设计库< 库名 >

Quartus®II软件不再支持用户定义的VHDL预编译库（在2.1之前的版本中，您可以在“项目”菜单下的“常规设置”对话框的“VHDL输入”选项卡中声明预编译的库）。但是，VHDL包仍然可以成功编译。您可以使用Quartus II 2.1及更高版本来编译您在早期版本的Altera...

评分

等级-LV1-ChipDebug

7年前发布11次阅读

为什么Cyclone IV GX器件不支持ALTGX Megawizard中+/- 500 PPM和+/- 1000 PPM的可编程PPM检测器选项？

用于Cyclone®IVGX器件的ALTGX Megawizard™中不再提供+/- 500 PPM和+/- 1000 PPM的可编程PPM检测器值，因为它们不受支持。如果您在Quartus®II10.0或更早版本的软件中选择了这些值，并在10.0 SP1中编译了该设计，则会收到以下错误消息。错误：RX PMA元件're...

评分

等级-LV1-ChipDebug

7年前发布3次阅读

在MAX + PLUSII软件中，选择PCI Compiler MegaCore（版本0113）并输入文件名后，为什么MegaWizard Plug-In窗口会消失？

此问题是由调用MegaWizard Plug-In Java命令的wizard.lst文件中的错误语法引起的。通过执行以下步骤解决了该问题：打开位于\ Megacore \ PCICompiler_0113 \ Lib中的wizard.lst文件将“/”字符添加到PCI Compiler行命令的.jar文件名中。例：当前行命令：P...

评分

等级-LV1-ChipDebug

7年前发布4次阅读

FLEX10KE嵌入式可编程逻辑系列数据手册中图2所示的写脉冲发生器的用途是什么？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布1次阅读

＃**错误：< Quartus®II安装目录 > /eda/sim_lib/maxii_atoms.vhd(1902）：靠近“entity”：期待：’;’

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布19次阅读

我是否使用SRAM目标文件（.sof）或Programmer目标文件（.pof）生成Jam文件（.jam）或Jam Byte-Code File（.jbc）来编程EPC2配置器件？

要创建一个果酱文件或文件JBC编程的EPC2配置器件，必须使用由MAX + PLUS®II软件生成的EPC2 POF。

评分

等级-LV1-ChipDebug

7年前发布10次阅读

为什么我在MegaWizard®生成的`LPM_RAM_IO` VHDL组件的ModelSim中进行功能性预置和布线仿真无法正常工作？

如果发生以下任一情况，MegaWizard生成的LPM_RAM_IO可能会提供不正确的仿真结果：在Quartus TM软件版本2000.05及更低版本中，MegaWizard生成的LPM_RAM_IO组件中的dio端口可以声明为OUT类型。此端口是bidir，应更改为输入INOUT 。 Quartus软件版本2000.09...

评分

等级-LV1-ChipDebug

7年前发布4次阅读

为什么我不能使用altera_avalon_epcs_flash_controller组件和Nios II版本8.1中的相关驱动程序从Nios II访问EPCS128串行闪存器件？

NiosII 9.0版增加了对EPCS128串行闪存器件的支持。如果您使用的是Nios II版本8.1，则无法使用8.1版本出厂安装的驱动程序访问EPCS128器件。如果您的版本为8.1，并且需要访问EPCS128器件，请下载此修补程序以在版本8.1中启用Nios II EPCS128支持。要安装补丁，...

评分

等级-LV1-ChipDebug

7年前发布46次阅读

为什么每个Nios II核心（Nios II / f，Nios II / s，Nios II / e）的每个指令周期不同？

占用一个以上时钟周期的指令数量由ALU及其流水线架构的复杂性决定。因此，每条指令的最小和最大周期取决于您选择的核心（Nios®II/ f，Nios II / s，Nios II / e）。 Nios II / f内核具有更大，更复杂的ALU，可以更快地执行一些指令。 Nios II / e内核具有更...

评分

等级-LV1-ChipDebug

7年前发布34次阅读

Cyclone III远程更新控制器核心从版本14.0开始是EOL

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布11次阅读

如何在不启动BASH shell的情况下（即从DOS提示符下载）将SREC文件（.srec）下载到Nios™开发板？

您可以使用nios-run实用程序将SREC文件下载到Nios开发板上的SRAM并运行它。 nios-run的可执行文件位于< Cygwin安装 > \ usr \ altera \ excalibur \ nios-sdk \ bin目录中。确保nios-run.exe可执行文件位于您的路径中，您可以像在BASH shell中一样使用...

评分

等级-LV1-ChipDebug

7年前发布4次阅读

我可以使用MAX + PLUS II软件进行边界扫描测试吗？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布3次阅读

当Nios II代码放在不同的内存位置时，为什么会发生错误“重定位被截断以适应：R_NIOS2_CALL26”？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布13次阅读

为什么我的Quartus®II软件编译在DSP Builder 2.0版中失败了？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布10次阅读

如果我没有使用嵌入式条带，如何连接Excalibur ^TM嵌入式条带控制引脚？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布7次阅读

内部错误：子系统：DRC，文件：/ quartus / tsm / drc / drc_atom.h，行：205找到重复属性。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布2次阅读

我可以在同一个Stratix™数字信号处理（DSP）模块中混合不同宽度的乘法器吗？

是。您可以在DSP模块中将输入宽度大于9位且小于或等于18位的乘法器放在一起，因为该模块将以18×18模式工作。您还可以在DSP模块中将输入宽度小于或等于9位的乘法器放在一起，其中模块以9×9模式工作。例如，16×16和18×18乘法器可以共享相同的DSP模块以及4×...

评分

等级-LV1-ChipDebug

7年前发布4次阅读

使用ALTASMI_PARALLEL宏功能时，为什么读取数据未对齐？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布14次阅读

与UART0冲突的引脚分配错误

如果您的HPS设计是使用Qsys v13.0或更早版本创建的，并且您在v13.0 SP1或更高版本中打开它，则可能会看到类似于以下内容的错误消息： The selected peripheral UART0 and <component name> are conflicting. 在v13.0及更早版本中，Arria V SoC HPS的HPS...

评分

等级-LV1-ChipDebug

7年前发布8次阅读

为什么Quartus®II4.0编程器在使用下载电缆时无法通过JTAG成功配置我的ACEX®1K器件？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布9次阅读

使用Quartus II 14.0至15.0版本时，为什么Stratix V GT器件接收器并行数据输出不正确？

由于Quartus®II14.0至15.0版本中存在问题，您可能会在Stratix®VGT接收器上看到错误的rx_parallel_data [63：0]并行数据输出。 rx_parallel_data [127：64]将是正确的。解决/修复方法若要解决此问题，您可以安装Quartus II软件15.0版，然后下载并安装下面...

评分

等级-LV1-ChipDebug

7年前发布2次阅读

内部错误：子系统：CMP，文件：cmp_server.cpp，行：457模块数据库生成器中的未知错误，为6％

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布7次阅读

为什么altmult_add宏功能恢复为Arria II GX器件的无符号输入表示？

由于Quartus®II10.0和10.0 SP1中的问题，每次在MegaWizard™插件管理器中编辑时，altmult_add宏功能都可以恢复为无符号输入表示。此问题仅影响Arria®IIGX器件。要解决此问题，请在文本编辑器中编辑变体文件，并根据需要将representation_a和representation...

评分

等级-LV1-ChipDebug

7年前发布12次阅读

我编写了我的设计，并在实验室中工作。我在相同版本的Quartus®II软件中重新编译了相同的RTL，但它不起作用。可能有什么不对？

检查以下常见故障区域，这些区域可能会影响可能受边际变化影响的设计：仿真现象： · 电源和接地不符合规格 · 去耦不足 · 噪声/信号完整性时间限制 · 不完整的约束 · ...

评分

等级-LV1-ChipDebug

7年前发布18次阅读

Cyclone V SoC引脚输出表：已知问题

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布25次阅读

使用Mentor Graphics ModelSim-Altera在仿真过程中加载设计时出现致命错误

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布2次阅读

内部错误：“（ge_）糟糕的开始后卫。” （定时SNF Extractor，MAX +PLUS®II版本9.1x）

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布4次阅读

在ALTPLL宏功能中使用时钟切换功能时，是否可以监控clkswitch输入以确定哪个输入时钟信号有效？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布12次阅读

Stratix®IIPLL锁定信号是与输入或输出时钟同步还是异步信号？

锁定信号是PLL的异步输出。 PLL锁定信号来自参考时钟和反馈时钟，为相位频率检测器（PFD）供电。参考时钟=输入时钟/ N. 反馈时钟= VCO / M. 当参考时钟和反馈（FB）时钟的相位和频率相同或在锁定电路容差范围内时，PLL会产生锁定输出。当PFD上的两个输入之间...

评分

等级-LV1-ChipDebug

7年前发布3次阅读

内部错误：子系统：ASMGX，文件：/ quartus / comp / asmgx / asmgx_pma.cpp，行：4427到_pcs ^ to_core

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

上一页 1…379 380381382 383…889 下一页跳转