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蜡笔小小新

等级-LV1-ChipDebug

5天前发布5次阅读

DA转换问题

DA转换出来的结果跟我FPGA生成的数字信号频谱不一致，采样率250M，数字信号设计频率在103M，但是DA转换后频率落在了86M上，其他...

DA转换问题-ChipDebug

DA转换问题-ChipDebug

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等级-LV4-ChipDebug

8天前更新489次阅读

Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)

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FPGA常见问题

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等级-LV4-ChipDebug

8天前更新1362次阅读

精Cordic算法FPGA实现cos,sin (含python和verilog代码)

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

30天前发布14次阅读

AXI4总线互联模块源码

最近写了个支持在多家公司器件平台上使用的AXI4_INTERCONENCT模块，支持功能:可自定义ID、数据和地址位宽度它支持地址空间的仲裁索引它支持跨时钟域转换它支持数据位宽转换顶层文件axi_interconnect.v支持软件生成配置缺陷:当前版本不支持乱序爆发。cache、lo...

FPGA开源项目

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等级-LV1-ChipDebug

1个月前发布13次阅读

提问怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？

如图我想通过单片机的SPI总线升级FPGA的程序，有具体的代码参考吗？

怎样使用MCU 的SPI方式对LATTICE LIFCL-17 CPLD 进行程序升级下载？-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

1个月前发布20次阅读

提问基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频

项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...

基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

1个月前更新10次阅读

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了

先看张图：然后在看我导出的硬件描述语言写的，在看看我原先设计的图红色的地方就是我想问的问题，为什么会出现这种错误，是因为...

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了-ChipDebug

自制数字时钟出现的错误-Quartus 18.1软件出现和我不一样的原理图，还被优化了-ChipDebug

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等级-LV1-ChipDebug

3个月前发布16次阅读

提问vivado仿真

ERROR: [VRFC 10-2063] Module <uart_rx> not found while processing module instance <u_uart_rx> [E:/fpga program/uart/uart.srcs/sources_1/new/uart.v:144]请问这个问题该怎么解决

FPGA常见问题

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等级-LV1-ChipDebug

4个月前更新7次阅读

提问接口转换将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）

module sramif #(
parameter integer NUM_CPUS = 1,
parameter integer AXI_SRAM_ID = 12
)(

FPGA常见问题

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等级-LV1-ChipDebug

4个月前发布19次阅读

提问小白求助-关于FMC接口引脚的设置

如果将一个FMC接口与FPGA连接，但PCB上FMC接口的PRSNT_M2C_L引脚设置为了悬空，并未连接到地，请问这样影响FMC接口的正常使用吗

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等级-LV2-ChipDebug

4个月前更新27次阅读

已解决td_riscv_potatoPieV4 中RISC-V 是否有类似ZYNQ中EMIO，用于PS（RISC-V中）控制（FPGA）PL引脚的功能

RISC-V教程里面有控制GPIO和UART,是否可以可以PL的任意GPIO，类似ZYNQ的接口EMIO?另外我的TD里面定义后UART的rx,tx引脚后，使用RISC-V是否可以通讯？

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等级-LV1-ChipDebug

4个月前发布118次阅读

已解决关于MCU模拟JTAG下载aje格式文件失败问题

PCIe 一、AJE2JTAG文档CLK时序描述1、1.6.2.2 延时校准章节描述该章节描述TCK进行校验，开启RUNTEST_CALIBRATION后，是为了验证Anl...

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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关于MCU模拟JTAG下载aje格式文件失败问题-ChipDebug

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等级-LV1-ChipDebug

5个月前发布36次阅读

已解决安路EF2M45 LVDS 输入输出接口语法应该怎么写？

我在高云FPGA移植一份代码过里啊使用LVDS 源语写输入输出。现在是LVDS接口语法报错。TLVDS_IBUF dwrxd_buf(.O(dwrxd),.I(dwrxd_p),.IB(dwrxd_n)); 这个输入语法在安路软件上报错。TLVDS_OBUF uptxd_buf(.O(uptxd_p),.OB(uptxd_n),.I(uptxd3));还有这个...

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等级-LV1-ChipDebug

5个月前发布38次阅读

已解决请问这个T85F484型号的芯片最大频率可以跑多少MB?

在使用T85F484这颗芯片，在工程内使用LPDDR3进行自动Debuger调试时发现，时钟配置成200M时上升沿信号抓取不到，降低频率至100M调式没有问题，但我们工程项目的最新设计需要芯片能力频率至少也要达到200M才可行，所以想问一下T85F484型号的芯片最大频率可以跑...

易灵思(Elitestek)

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等级-LV1-ChipDebug

5个月前更新41次阅读

提问auraro 64B66B 如果把回环模式改为000 那么channel_up 就一直为低但是如果改为010 channel_up 就能为高了，为什么会这样？

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等级-LV1-ChipDebug

5个月前更新28次阅读

提问初学者求助FLASH无法上电自启动问题，可以有偿咨询

请教大佬们个问题，我自己做的FPGA板子，芯片用的是XC7A100TFGG484,现在遇到的问题就是，将程序固化到flash里边可以成功，但是断...

初学者求助FLASH无法上电自启动问题，可以有偿咨询-ChipDebug

初学者求助FLASH无法上电自启动问题，可以有偿咨询-ChipDebug

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等级-LV1-ChipDebug

5个月前更新10次阅读

已解决新手提问关如何使用python开发图像

用的FPGA开发板 20K【含下载器】图像处理 RISC-V Linux Tang Nano 板子，关于如何用python开发图像部分不清楚，例程中的python代码是如何加载到TD软件的程序中去的？

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等级-LV1-ChipDebug

6个月前发布8次阅读

提问在Vivado工具中遇到MIG IP核加载长时间未完成的情况,怎么解决

ip核加载一天多了还没有完成

在Vivado工具中遇到MIG IP核加载长时间未完成的情况,怎么解决-ChipDebug

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等级-LV1-ChipDebug

6个月前发布26次阅读

已解决小白求助-FPGA开发板上FMC的任意一个接口都可以传输500MHz数据吗？

调试小白-请求大佬解答我使用的评估板是KCU105，阅读手册中关于FMC的描述只是笼统的说明FMC可以实现高达Gb/s速度的数据传输请问是FMC HPC/LPC中的任何一个接口都可以实现这种高速传输吗？（除了电源、地接口）

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等级-LV1-ChipDebug

7个月前发布32次阅读

提问Lattice FPGA下载程序到Flash中遇到问题

在使用Lattice FPGA通过JATG将程序下载到Flash中时，出现下面这个报错，是什么原因呢？在下载之前已经对ram进行擦除了，擦除成功...

Lattice FPGA下载程序到Flash中遇到问题-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

7个月前发布17次阅读

提问在使用Diamond中的Reveal时，信号为灰色？

各位前辈，请问在使用Reveal进行调试时，想抓的信号为灰色，不能添加，这个问题怎么解决呢？

在使用Diamond中的Reveal时，信号为灰色？-ChipDebug

Lattice-莱迪斯

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等级-LV1-ChipDebug

7个月前发布12次阅读

提问Diamond 加入Reveal文件后，编译综合报错。。。

使用 Lattice 的 Diamond 的时候，加入Reveal文件后，编译综合报错，请问各位前辈这是什么原因呢？

Diamond 加入Reveal文件后，编译综合报错。。。-ChipDebug

Lattice-莱迪斯

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祥哥爱学习

等级-LV1-ChipDebug

8个月前发布32次阅读

提问易灵思如何固定信号的位置

我知道这个信号的block位置，如何将这个信号固定在这个block上，因为重新布局布线信号的block的位置会发生改变，数据出现错误，我就想将信号固定在数据正确时那个block上！！！

易灵思(Elitestek)

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等级-LV1-ChipDebug

8个月前发布54次阅读

提问求助上板后结果与仿真结果不同的调试方法（考虑与时序有关）

本人使用vivado 2017，编写一个五级的MIPS流水线；希望通过对外设寄存器读写以改变外设（七段bcd管）的显示。根据仿真来看一切正...

求助上板后结果与仿真结果不同的调试方法（考虑与时序有关）-ChipDebug

求助上板后结果与仿真结果不同的调试方法（考虑与时序有关）-ChipDebug

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等级-LV1-ChipDebug

9个月前发布41次阅读

已解决PH1A开发MIPI

请问PH1A如果使用MIPI软核的话怎么添加IP核，使用什么软件进行开发？PH1A如果使用MIPI硬核的话FPGA中怎么操作，有没有相关的例程？

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等级-LV1-ChipDebug

9个月前发布40次阅读

求教FPGA的RAM与EEPROM问题

将一组8位的256个数据从RAM中读取出来，然后写入到eeprom中，modesim仿真显示一直写入失败，eeprom的通讯使用的是i2c。请问这是...

求教FPGA的RAM与EEPROM问题-ChipDebug

求教FPGA的RAM与EEPROM问题-ChipDebug

求教FPGA的RAM与EEPROM问题-ChipDebug

FPGA常见问题

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祥哥爱学习

等级-LV1-ChipDebug

9个月前发布76次阅读

提问求这个ddr3的demo

请问下有这个demo的工程文件吗？ddr3是内嵌到芯片内部的吗？

求这个ddr3的demo-ChipDebug

易灵思(Elitestek)

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祥哥爱学习

等级-LV1-ChipDebug

9个月前更新31次阅读

提问请问，debugger抓取信号，我想抓一个信号的下降沿，抓到了波形就停止了，如何能让波形继续运行，因为这个信号有多次下降沿，我想把所有下降沿抓到

易灵思(Elitestek)

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等级-LV4-ChipDebug

10个月前更新2187次阅读

精详解FPGA实现8b10b编码原理（含VHDL及verilog源码）

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等级-LV1-ChipDebug

10个月前发布45次阅读

已解决lattice 生成bit流问题

ERROR - e5cbsbitgen.c(327): Due to export control requirements this version of Bitgen does not support encryption or the use of the security bit for the LatticeECP3 family. Please contact lic_admn@latticesemi.com for a simple patch to enabl...

Lattice-莱迪斯

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