论坛标签 SoCs-ChipDebug-第3页

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等级-LV2-ChipDebug

5年前发布38次阅读

Vivado – 使用与SGE的launch_runs命令的示例

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5年前发布16次阅读

以太网上的无线电成帧器 – Vivado 2018.3和更新工具版本的发行说明和已知问题

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5年前发布12次阅读

VCU128评估套件 – 已知问题和发行说明主答复记录

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5年前发布26次阅读

UltraScale + GTH和GTY – RX缓冲旁路逻辑在低线路速率下无法完成

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5年前发布25次阅读

2018.2 / 3 Zynq UltraScale + MPSoC VCU – 当LambdaCtrlMode = DYNAMIC_LDA或AUTO_LDA时，为什么VCU会产生质量差的输出？

问题描述当LambdaCtrlMode = DYNAMIC_LDA或AUTO_LDA时，为什么VCU会产生质量差的输出？解决/修复方法由于控制软件和固件不匹配，这是Zynq UltraScale + MPSoC-LogiCORE H.264 / H.265视频编解码器单元（VCU）的一个已知问题。 2018.2 - 用户可以从（Xilinx答...

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5年前发布11次阅读

软决策FEC（SDFEC）集成模块v1.1（修订版2） – Vivado 2018.3中软决策FEC（SDFEC）集成模块v1.1的补丁更新

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5年前发布50次阅读

LDPC编码器/解码器v2.0（第2版） – Vivado 2018.3中LDPC编码器/解码器v2.0版本的补丁更新

问题描述此答复记录包含有关Vivado 2018.3中LDPC编码器/解码器IP v2.0的必要补丁更新的信息。 Vivado 2019.1及更高版本不需要它。解决/修复方法修正问题：（Xilinx答复71824）仅仿真示例设计在Windows操作系统上生成不正确的激励（Xilinx答复71876） SD-...

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5年前发布29次阅读

SDFEC，LDPC编码器/解码器，极性编码器/解码器 – 当SD-FEC，LDPC编码器/解码器或极性编码器/解码器C模型与其他DSP IP C模型组合时，可执行崩溃

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5年前发布45次阅读

Virtex UltraScale + HBM控制器 – 在IP中启用时，写入DQ奇偶校验需要进行内存文件修改

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5年前发布6次阅读

LogiCORE H.264 / H.265视频编解码器单元（VCU） – 当将高级选项卡上的B帧字段设置为STANDARD时，为什么我会看到编码器写入带宽下降到一个非常小的数字？

问题描述将高级选项卡上的B帧字段设置为STANDARD时，为什么会看到编码器写入带宽下降到非常小的数字？解决/修复方法发生这种情况是因为当B帧字段被设置为标准时，重构帧不被写入存储器以用于后续帧编码，这导致非常小的写帧带宽。当B Frame字段设置为None或...

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5年前发布12次阅读

HDMI接收器子系统v3.1（第1版） – Vivado 2018.3中HDMI接收器子系统的补丁更新

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5年前发布13次阅读

GTM器件的仿真加速

问题描述 GTM仿真具有加速参数。必须关闭此参数才能正常实施和综合。解决/修复方法 GTM_DUAL有一个名为“RST_CFG [0]”的参数，默认设置为1以加速仿真。该参数必须设置为0，以便综合和生成位文件。如果不这样做，GTM可能无法正常工作。

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5年前发布34次阅读

2018.3 Zynq UltraScale + MPSoC VCU – 当使用带有HEVC多流编码的LOW_DELAY_P模式时，为什么会出现“通道创建失败”错误？

问题描述使用带有HEVC多流编码的LOW_DELAY_P模式时，为什么会出现“通道创建失败”错误？解决/修复方法在编码多个HEVC流时，这是Zynq UltraScale + MPSoC-LogiCORE H.264 / H.265视频编解码器单元（VCU）的一个已知问题。以下解决方案在PetaLinux的不同版本...

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5年前发布12次阅读

HDMI RX子系统v3.1 – 切换分辨率时信息帧数据包损坏

问题描述切换分辨率时，会从损坏的核心返回一些信息帧。解决/修复方法这是Vivado 2018.1,2018.2和2018.3中HDMI v3.1中的已知问题。仅在分辨率之间切换时才使用QD980源观察到此问题。当问题发生时，HDMI内核认为它正在发送3D数据并错误地从子系统返回视频。...

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5年前发布57次阅读

U280-ES1已知问题

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5年前发布37次阅读

AXI VDMA v6.3 – 7系列器件上的设计无法满足异步模式下VDMA的时序要求

问题描述在Vivado 2017.3至2018.3中，使用针对7系列器件的异步模式的AXI视频直接内存访问（VDMA）IP内核的设计可能会因VDMA内部的故障路径而失败。这个问题的原因是什么以及如何解决？解决/修复方法自动生成的AXI VDMA内核约束文件缺少约束，导致时序失败。...

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5年前发布13次阅读

2018.3 Zynq UltraScale + MPSoC VCU – 当IDR图像频率为1且GOP长度为1时，为什么IDR不重复？

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5年前发布13次阅读

2018.3 Zynq UltraScale + MPSoC VCU – 为什么在解码max_dec_frame_buffering大于MaxDpbSize的非兼容流时，我会看到“块状”结果？

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5年前发布11次阅读

2018.3 Zynq UltraScale + MPSoC VCU – 当使用目标比特率为1 Mbps且GOP长度为12的CBR速率控制模式时，为什么会看到1.55 Mbps的比特率？

问题描述当使用目标比特率为1 Mbps且GOP长度为12的CBR速率控制模式时，为什么会看到1.55Mbps的比特率？例如，control-rate = 2，target-bitrate = 1000，gop-length = 12。解决/修复方法当使用目标比特率为1 Mbps且GOP长度为12的CBR速率控制模式时，这是Zyn...

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5年前发布9次阅读

AN114中的单位转换不正确

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5年前发布14次阅读

如何构建最新的U-Boot版本以便在Cyclone®VSoC上使用器件树支持？

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5年前发布68次阅读

错误：没有包bw2tk-lite-2017.4.el7.x86_64.rpm可用

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5年前发布44次阅读

加密Verilog代码无法综合

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5年前发布100次阅读

错误（12002）：宏功能远程更新IP中不存在端口“时钟”/“重置”

由于Quartus Prime版本16.1.0 Build169中的问题，您将看到错误（12002）：宏功能远程更新中不存在端口“时钟”和错误（12002）：宏功能远程更新中不存在端口“重置”您在设计中安装了Altera远程更新IP并进行编译。这是因为** _ inst.v文件时钟和复位中的端口...

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6年前发布142次阅读

在FPGA上电后，为什么Active Serial（x1和x4）从Macronix闪存器件配置会发生故障？

使用英特尔®Quartus®Prime软件版本18.1进行Macronix闪存器件编程时，您将看到一个成功的编程序列，但在电源循环后，您可能会发现有效串行（x1和x4）配置失败，采用英特尔Arria® 10或IntelCyclone®10GX器件。

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6年前发布27次阅读

由VCCPT供电时，3V I / O bank上是否支持LVDS I / O标准输入引脚？

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6年前发布23次阅读

为什么带有E144封装的Cyclone®10LP的引脚输出文件中缺少DATA4和DATA7配置功能引脚？

DATA4和DATA7配置引脚用于快速无源并行（FPP）配置方案。 E144封装中的Cyclone 10 LP器件不支持FPP配置方案，这就是引脚输出文件中缺少DATA4和DATA7引脚的原因。

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6年前发布31次阅读

当OSC_CLK_1被选为配置时钟源时，为什么Stratix®10串行闪存邮箱客户端英特尔®FPGAIP核无法正常工作？

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6年前发布39次阅读

将iopll.ip文件迁移到Quartus Prime Pro 18.0或18.1时是否存在已知问题？

是的，将先前版本的英特尔Quartus®PrimePro软件中为英特尔Cyclone®10GX，英特尔Arria®10或英特尔Stratix®10器件生成的IOPLL英特尔®FPGAIP iopll.ip文件迁移至英特尔Quartus Prime Pro 18.0版或者以后，在自动IP升级期间，IOPLL自动重置设置将回退到默认...

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6年前发布22次阅读

哪些是英特尔®Arria10支持的Macronix *闪存器件和英特尔®Quartus®Prime软件版本18.1中的英特尔®Cyclone10 GX？

英特尔®Arria®10和IntelCyclone®10GX中的主动串行（AS）配置控制模块固定为10个虚拟时钟周期和4字节寻址，因此英特尔Quartus®Prime软件中的这些FPGA仅支持某些Macronix闪存器件版本18.1。

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