将aclr与rdclk和wrclk同步会导致连接到MLAB的DCFIFO IP中的恢复时序违规Altera_wiki6年前发布180该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraQuartus_Prime_ProQuartus_Prime_StandardSoCs英特尔/阿尔特拉
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