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等级-LV1-ChipDebug

6年前发布6次阅读

Arria 10外部存储器接口IP中是否支持Burst Chop 4（BC4）？

不，Arria®10外部存储器接口IP不支持BC4，适用于硬核存储器控制器和仅PHY配置。

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6年前发布10次阅读

为什么Arria10 EMIF在校准中断言mmr_readdata_valid？

由于在校准阶段访问MMR寄存器的Intel®Arria®10外部存储器接口（EMIF）知识产权（IP），可以从MMR从端口看到mmr_readdata_valid信号断言。此行为可能导致MMR从端口Avalon®总线锁定。这是一个相关的KDB答案： https://www.altera.com/support/support-resou...

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6年前发布19次阅读

DDR4 alert_n信号应该使用什么I / O标准设置？

在Quartus®软件版本16.1及更早版本中，alert_n信号的默认I / O标准设置为SSTL-12。建议将设置更改为1.2V。解决/修复方法从Quartus软件版本17.0开始，alert_n信号的默认I / O标准设置被设置为1.2 V.

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6年前发布6次阅读

为什么配置8个通道时，Quartus Prime Pro 17.1中不会生成混合存储器立方体示例设计？

混合存储器立方体（HMC）IP可配置为全宽模式（16通道）或半宽模式（8通道）。由于Quartus®PrimePro 17.1中的HMC示例设计存在问题，因此在配置8个通道时不会生成并显示错误消息：错误：无法生成示例设计example_design到：<directory_path> 解决方法 ...

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6年前发布22次阅读

Arria 10 EMIF IP global_reset_n信号所需的最小脉冲宽度是多少？

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6年前发布8次阅读

如何将Arria 10 EMIF流程发生器设置为无限循环测试？

生成Arria®10EMIF示例设计时，默认情况下会实施流程生成器，但无法通过Qsys配置流程生成器设置。解决/修复方法在为Arria 10 EMIF示例设计生成HDL之后，使用如下通用参数更改Qsys IP顶级文件： .TEST_DURATION（“INFINITE”），流程生成器将无限地执行读/...

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6年前发布11次阅读

当Quartus Prime项目包含Arria 10外部存储器接口IP时，如何解决IO_AUX和RST_SRC_ID适配器错误？

不正确的Arria®10EMIF IP global_reset_n端口信号连接或启用在系统源和探针（ISSP）中，可能会导致以下类型的更加错误：错误（12934）：Fitter无法放置EMIF / PHYLite系统错误（14566）：由于与现有约束（1 IO_AUX（s））冲突，Fitter无法放置1个外围组件。...

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6年前发布7次阅读

为什么数据总线输入模式的Arria 10外部存储器接口IP FPGA IO设置不支持低于60欧姆的Quartus Prime软件版本16.1.1中的DDR4和QDRIV协议？

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6年前发布12次阅读

严重警告（16643）：找到具有多个值的“ref_clk”引脚的IO_STANDARD分配。使用价值：“LVDS”

生成PHYLITE IP后，其pll参考时钟是一个单端输入时钟，其I / O标准由IP General标签> I / O设置> I / O标准参数决定。还支持具有LVDS I / O标准的差分pll参考时钟，并通过添加QSF I / O标准约束来实现： set_instance_assignment -name IO_STANDARD LV...

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6年前发布9次阅读

为什么即使没有用户读取请求，Arria 10 DDR4 MMR信号（例如mmr_slave_readdatavalid_0）也会切换？

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6年前发布5次阅读

Arria 10外部存储器接口IP的最大突发数量是多少？

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6年前发布11次阅读

Stratix 10硬核存储控制器是否支持地址/命令总线的2T时序？

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6年前发布35次阅读

如何修改Arria 10 PCI开发套件DDR4外部存储器接口示例设计项目，使其数据宽度小于72位？

DDR4示例设计项目的数据宽度为72位，ALERT_N引脚位于DQS组8中。当需要更窄的数据宽度接口时，必须在DDR4 IP参数编辑器中更改ALERT_N引脚位置以避免错误。解决/修复方法有两种方法可用于修改示例设计项目：方法1：DQS组0中的ALERT＃位置 1）使用了Arria®10...

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6年前发布9次阅读

内部错误：子系统：EMIF，文件：/ quartus /periph / emif / emif_gen6_netlist_modifier.cpp，行：1213

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6年前发布14次阅读

为什么访问MMR ECC寄存器时mmr_slave_readdatavalid信号无效？

当您访问IntelStratix®10或IntelArria®10MMR ECC寄存器时，mmr_slave_readdatavalid信号在置位后不会取消置位。

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6年前发布5次阅读

为什么英特尔®Arria®10DDR4 DQ / DQS x4配置不遵循英特尔®Quartus®PrinperPlanner中的引脚布局文档和DQ / DQS引脚视图？

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6年前发布6次阅读

为什么英特尔®Stratix®10MX器件配置失败？

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6年前发布11次阅读

内部错误：子系统：SIN，文件：/ quartus / tsm / sin / sin_micro_tnodes_dag.cpp，行：978

由于英特尔®Quartus®PrimePro软件版本17.1及更早版本中的问题，在编译包含外部存储器接口英特尔Stratix 10 FPGA IP和以下qsf分配的英特尔Stratix®10项目时，您可能会看到此内部错误： set_global_assignment -name ENABLE_SMART_VOLTAGE_ID ON 内部错误：...

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6年前发布8次阅读

英特尔®Stratix®10FPGA外部存储器接口IP是否需要定期OCT重新校准？

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6年前发布5次阅读

如果同一I / O列中的第一个EMIF IP未通过校准，为什么英特尔®Stratix®10，英特尔Arria®10和英特尔Cyclone®10EMIF IP校准序列发生器不能在第二个EMIF IP上开始校准？

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6年前发布9次阅读

为什么在使用HBM2接口时，英特尔®Quartus®PrimePower Analyzer中的VCCIO_UIB和VCCM_WORD上会出现0mA电流？

英特尔®Quartus®PrimePower Analyzer不支持HBM2 IP。

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6年前发布52次阅读

为什么英特尔®Arria®10HPS EMIF和Stratix®10HPS EMIF IP不能生成仿真示例设计目录？

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6年前发布16次阅读

错误（175006）：时钟树和目标UFIND4H_UIB之间没有路由连接

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6年前发布14次阅读

英特尔®Quartus®Prime软件版本17.1中的英特尔®Stratix®10FPGA不支持哪些EMIF工具包功能？

英特尔®Quartus®Prime软件版本17.1中的外部存储器接口工具包的以下功能尚未完全验证可与英特尔Stratix®10FPGA配合使用：效率监测流程生成器2.0 司机保证金校准终止此外，以下英特尔Stratix 10外部存储器配置未经过完全验证，无法与英特尔Quartus Prime软...

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6年前发布15次阅读

为什么英特尔®Stratix®10外部存储器接口DDR4 IP在英特尔®Quartus®Prime定时分析仪的wf_clk时钟上显示最小脉冲数？

由于英特尔®Quartus®PrimePro软件版本17.1.1中的问题，您可能会在实施英特尔Stratix®10的项目的英特尔Quartus Compilation TimeQuest报告中看到与wf_clk_ <number>时钟相关的最小脉冲宽度时序违规外部存储器接口DDR4 IP。英特尔Stratix 10 DDR4示例...

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