论坛标签  FPGA-ChipDebug-第886页
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PLL的输入和输出可以抽象为是一个比例关系,例如你就填2M输入,8M输出,实际上你输入1-4M,那么输出就会在4~16M内变动。不过我没试过,不确定1-4M这么低的频率PLL能不能锁定,另外,锁定时间未知。

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