社区标签  FPGA-ChipDebug-第887页
标签

FPGA

帖子数
2.7W+
阅读量
43.7W+
该帖子内容已隐藏,请评论后查看

登录后继续评论

该帖子内容已隐藏,请评论后查看

登录后继续评论

该帖子内容已隐藏,请评论后查看

登录后继续评论

该帖子内容已隐藏,请评论后查看

登录后继续评论

PLL的输入和输出可以抽象为是一个比例关系,例如你就填2M输入,8M输出,实际上你输入1-4M,那么输出就会在4~16M内变动。不过我没试过,不确定1-4M这么低的频率PLL能不能锁定,另外,锁定时间未知。

该帖子内容已隐藏,请登录后查看

登录后继续查看

该帖子内容已隐藏,请登录后查看

登录后继续查看

该帖子内容已隐藏,请登录后查看

登录后继续查看

该帖子内容已隐藏,请登录后查看

登录后继续查看

该帖子内容已隐藏,请评论后查看

登录后继续评论

该帖子内容已隐藏,请登录后查看

登录后继续查看

该帖子内容已隐藏,请评论后查看

登录后继续评论

该帖子内容已隐藏,请登录后查看

登录后继续查看

该帖子内容已隐藏,请登录后查看

登录后继续查看