社区标签 Intel/Altera-ChipDebug-第165页

标签

Intel/Altera

帖子数

7420

阅读量

8.7W+

等级-LV1-ChipDebug

6年前发布16次阅读

如何使用FACTORY指令访问Stratix V ES FPGA开发套件上的Stratix V ES器件JTAG端口？

Stratix®VGX ES FPGA开发套件包含JTAG链中的Stratix V ES器件和MAX®V器件。为了将FACTORY指令发送到Stratix V ES器件，必须通过更改IRSCAN指令来绕过MAX V器件来修改.jam文件。由于MAX V是JTAG链中的第二个器件，因此请更改该行 IRSCAN 10,81; 至 ...

评分

等级-LV1-ChipDebug

6年前发布5次阅读

为什么我在SOPC构建器的Nios II复位向量字段中看不到自定义存储器组件？

要使您的自定义内存组件在Nios®II复位向量选项中可见，您需要修改以下行set_interface_property“avalon_tristate_slave”“isMemoryDevice”“false”，使其看起来像.tCL文件中的set_interface_property“avalon_tristate_slave”“isMemoryDevice...

评分

等级-LV1-ChipDebug

6年前发布2次阅读

我应该何时在IBIS文件中使用以下关键字：[R系列]，[L系列]，[Rl系列]，[C系列]，[Lc系列]和[Rc系列]？

评分

等级-LV1-ChipDebug

6年前发布3次阅读

当我在Windows NT控制面板中更新驱动程序时，Windows不保留值。哪里不对？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布11次阅读

关于某些Stratix®和Stratix GX专用时钟输入引脚（如差分片上匹配（OCT），PCI二极管，总线保持和弱上拉电阻）的I / O功能是否存在任何已知问题？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布6次阅读

DSP Builder生成非法VHDL

如果在使用只写系数的FIR块上打开Expose总线端口选项，DSP Builder将生成非法VHDL。 FIR块生成的VHDL实体声明具有总线输入端口，但没有总线输出端口;相应的VHDL组件声明具有总线输入和总线输出端口.Simulink块也（错误地）显示总线输出端口。解决/修复方法要...

评分

等级-LV1-ChipDebug

6年前发布10次阅读

为什么我的JTAG用户代码在SRAM对象文件（ .sof ），Programmer对象文件（ .pof ）和报告文件中更改为0xFFFFFFFF？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布5次阅读

Arria 10 IO_48和IO_AUX时序Miscorrelation

评分

等级-LV1-ChipDebug

6年前发布15次阅读

DDR＆DDR2高性能控制器MegaCore功能或ALTMEMPHY宏功能是否会导致硬件故障？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布12次阅读

当我使用标准延迟格式输出文件（ .sdo ）参考注释掉的Verilog输出文件（ .vo ）文件时，为什么ModelSim软件中的功能仿真不匹配我的后综合仿真？

要使用.vo文件执行功能仿真，必须先将其包含的引用注释掉.sdo文件。您还应该强制ModelSim软件在编译atoms文件时使用delay_mode_zero选项忽略结构延迟。例如，如果您要定位APEX ™ 20KE器件，请在ModelSim提示符处使用以下命令： vlog +delay_mode_zero apex20...

评分

等级-LV1-ChipDebug

6年前发布6次阅读

为什么我看到Stratix IV GT器件从接收器到FPGA内核接口的最小脉冲宽度时序违规，数据速率大于10Gbps？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布10次阅读

如何定义“UI”以及它对抖动的重要性是什么？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布7次阅读

Quartus II软件9.0是否支持混合外部存储器接口以及包裹在Stratix IV器件角落的数据组？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布4次阅读

我可以使用APEXTM或FLEX®I/ O引脚将`nCONFIG`驱动为低电平，允许我重新配置我的FLEX器件吗？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布17次阅读

为什么PLL重配置会在我的时钟输出上给出错误的结果？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布4次阅读

即使VCCIO仅为3.3 V，将FLEX®10KEI / O引脚上拉至5 V是否可以接受？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布12次阅读

为什么HDL设计文件无法从我的.bdf文件生成？

由于Quartus®II13.1及更早版本中的问题，当您从当前文件中选择“文件”>“创建/更新”>“创建HDL设计文件”时，您可能会看到不会从块设计文件（.bdf）文件生成HDL设计文件。当.bdf未与项目目录存储在同一驱动器上时，会发生此问题。解决/修复方法要解...

评分

等级-LV1-ChipDebug

6年前发布3次阅读

错误：“网络许可错误：许可证文件<许可证文件或服务器名称>丢失或损坏”

如果在UNIX平台中修改许可证文件，然后将许可证文件导入Windows环境，则可能会收到此错误。与以这种方式导入任何许可证文件时一样，您必须检查文件是否有额外的字符。 * 如果许可证文件的路径（在选项 - >许可证设置下）不正确，也可能发生此错误。如果您...

评分

等级-LV1-ChipDebug

6年前发布6次阅读

为什么溴化阻燃剂存在于Altera器件中？

溴化阻燃剂通常用于Altera®器件以及其他电子产品中，作为降低产品易燃性的一种手段。

评分

等级-LV1-ChipDebug

6年前发布16次阅读

为什么在发送多播消息时，NicheStack TCP / IP堆栈中会发生未对齐的内存陷阱？

由于NicheStack TCP / IP协议栈 - Nios®IIEdition的问题，当发送多播消息并且同时接收多播消息流时，会发生未对齐的内存陷阱。解决/修复方法下载两个文本文件pk_alloc.c和ip_write_internal.c，并使用它们更新pktalloc.c和ip.c文件以正确处理多播消息。此问...

评分

等级-LV1-ChipDebug

6年前发布8次阅读

为什么在我的Modelsim®仿真过程中出现以下错误：“未解决对’intention_device_family’或’ram_block_type’的引用”？

如果你生成一个DCFIFO你会得到这个错误，scfifo，或lpm_ram_dc宏功能定位在Stratix™器件使用Quartus®II软件2.1版SP1的Megawizard®。 Megawizard错误地生成了两个参数'intention_device_family'和'ram_block_type'，并且应该将其注释掉以用于仿真目的。解...

评分

等级-LV1-ChipDebug

6年前发布10次阅读

写入闪存器件后，MAX II器件并行闪存加载器（PFL）是否进行块锁定？

评分

等级-LV1-ChipDebug

6年前发布2次阅读

内部错误：子系统：PGMIO，文件：/ quartus /pgm /pgmio /pgmio_devices.cpp，行：7672
<Quartus II安装目录> / qprogrammer / common / devinfo / programmer / <filename> .sof

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布5次阅读

如何隔离与EMI相关的问题？

以下是可用于帮助隔离EMI相关问题的建议： 1。检查EMI测试的频谱。如果存在不寻常的高频峰值，例如离散和周期阶跃响应曲线，则可能是由时钟谐振引起的。您还应检查时钟信号是否正确终止，以确保没有毛刺和过冲。 2。检查频谱...

评分

等级-LV1-ChipDebug

6年前发布4次阅读

在实施具有1588 IP核的三速以太网时，为什么禁用时间戳选项？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布14次阅读

我有 Nios开发板Cyclone版，我正在配置并行闪存部件。但现在我无法访问电路板上的EPCS4串行闪存部件。它是否正确？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布11次阅读

为什么我的EPCS控制器无法访问EPCS器件？

解决/修复方法

评分

等级-LV1-ChipDebug

6年前发布6次阅读

如果Altera®器件具有不同的`VCCIO`和`VCCINT`电延迟，那么I / O引脚的值是多少？

当器件的VCCIO和VCCINT由不同的电源供电时，V CCIO和V CCINT上升时间之间可能会出现延迟。两个I / O引脚都未定义，并且在两个电...

如果Altera®器件具有不同的VCCIO和VCCINT电延迟，那么I / O引脚的值是多少？-ChipDebug

评分

等级-LV1-ChipDebug

6年前发布11次阅读

内部错误：子系统：SUT，文件：/ quartus/neto/sut/sut_delay_util_helper.cpp，行：4158

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

6年前发布2次阅读

从Synopsys工具可以将哪些限制传递到MAX +PLUS®II软件？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

上一页 1…163 164165166 167…248 下一页跳转