社区标签 SoCs-ChipDebug-第459页

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等级-LV1-ChipDebug

7年前发布2次阅读

如何确定我的Windows NT计算机上有多少虚拟内存？

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7年前发布8次阅读

Qsys IRQ网桥错误地插入时钟交叉

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7年前发布4次阅读

在使用MAX +PLUS®II软件编译设计之前，是否必须编译用户创建的库？（VHDL，MAX + PLUSII）

是的，您必须在编译项目设计文件之前编译用户创建的库。在综合顶级文件期间，编译器搜索通过编译用户库生成的某些设计库系统文件（ .dls ）。库编译完成后，您将收到以下消息：信息：编译包“PACKAGE_NAME” 信息：文件“ < path_to_file \ package_filen...

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7年前发布4次阅读

使用BP Microsystems编程器使用其软件版本3.39对EPC1进行编程时，为什么会出现“INVALID ELECTRONIC SIGNATURE”错误？

BP软件版本3.40或更高版本支持BPProgrammer对EPC1的编程支持。有关如何获取最新版本软件的信息，请访问其网站http://www.bpmicro.com 。

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7年前发布28次阅读

如何排除Nios ^™以太网开发套件故障？

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7年前发布1次阅读

如何正确安装MAX + PLUS II软件中用于HP-UX操作系统的字体？

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7年前发布19次阅读

我可以将未使用的GXB_REFCLK引脚直接连接到Cyclone®VGX器件的GND吗？

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7年前发布12次阅读

在Cyclone IV器件的PLL行为模型中，PLL输出时钟可能不精确吗？

是的，在Cyclone IV器件的PLL行为模型的某些条件下，PLL输出时钟可能不精确。这是因为PLL行为模型仅基于时钟倍增因子和分频因子来计算输出频率，这可能会错过一些小数值。例如：输入时钟为125MHz，乘法因子为125，分频因子为1536，仿真时PLL输出时钟周期为9...

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7年前发布1次阅读

APEX20K可编程逻辑器件系列数据手册2.05版的表43和44中“可选I / O标准输入和输出加法器延迟”数字代表什么？

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7年前发布4次阅读

我可以使用^APEX™20K或^FLEX®10K器件的内部全局特征路由非控制信号？

APEX 20K和FLEX 10K架构提供内部全局功能，可实现控制信号（如时钟和清除信号）的快速，低偏移路由。虽然内部全局结构比常规FastTrack互连TM路由结构更快地路由控制信号，但它不比常规FastTrack互连路由结构更快地路由非控制或数据信号。因此，Altera建议使用...

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7年前发布8次阅读

在Cyclone V GX器件中使用仅RX和双工通道混合执行动态重配置时是否有任何问题？

是的，当仅RX和双工通道类型的混合共享相同的重配置IP时，您可能会看到Cyclone®V收发器器件Avalon内存映射重新配置访问挂起。解决/修复方法若要解决此问题，您可以安装Quartus II软件版本13.1 Update 4，然后从下面的链接下载并安装补丁4.43。下载适用于W...

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7年前发布4次阅读

内部错误：子系统：HDB，文件：/ quartus / db / hdb / db_hdb__pdb.cpp，行：1326

编译设计时，Quartus®II软件9.1 SP2可能会产生此错误。在编译的各个阶段（例如Partition Merge或TimeQuest Timing Analyzer）可能会发生此错误。有一个补丁可以解决Quartus II软件9.1 SP2的这个问题。从以下相应链接下载并安装Patch 2.41：下载适用于Windo...

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7年前发布4次阅读

为什么我的DSP模块的延迟不正确？

由于Quartus®II13.0 SP1中存在问题，如果使用第三方综合工具综合设计并使用DSP输入寄存器，则可能会出现此问题。解决/修复方法要解决此问题，请从以下链接下载并安装补丁1.dp5n。在安装此修补程序之前，必须安装Quartus II 13.0 SP1。下载适用于Windows（....

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7年前发布1次阅读

如果包含多个DSP Builder高级模块组设计，为什么我的Quartus II软件编译失败？

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7年前发布6次阅读

为什么OpenCL节点锁定许可证不适用于多个以太网端口？

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7年前发布9次阅读

在Cyclone III F780开发板Schematic中，POWER2板中的V1，V2，V3，V4，V5点与DDR2 SDRAM POWER＆TERM表中的V1，V2，V3，V4，V5相同吗？

在旋风®III F780开发板Schematic，在DDR2 SDRAM POWER＆TERM片的点V1，V2，V3，V4，V5处于POWER 2片和点V1，V2，V3，V4，V5是不相同的电点。 POWER 2表中的V1，V2，V3，V4，V5连接到用户IO和连接器表上的J13。对于DDR2 SDRAM POWER＆TERM表中的V1，V2，V3，V...

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7年前发布6次阅读

为什么我的VHDL输出文件（.vho）的门级（时序）仿真在ModelSim®-Altera中需要很长时间？

您可能会在ModelSim-Altera中看到VHO文件过多仿真时间的一个原因是，您的时序延迟是否写入VHO文件而不是单独的SDF输出文件（ .sdo ）。具有定时延迟的VHO文件使用特定于设计的组件和信号分配构建。在MAX + PLUS®II软件，则应该选择SDF输出文件版本2.1（VITA...

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7年前发布3次阅读

为什么Quartus II软件版本12.0软件使用比早期版本的Quartus II软件更多的组合ALUT用于相同的功能？

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7年前发布13次阅读

我可以在Stratix®II器件上使用外部10k欧姆电阻上拉MSEL引脚吗？

Stratix II器件中的MSEL引脚通过5kΩ电阻内部下拉。通过10k欧姆电阻将外部MSEL引脚拉高（至VCCPD = 3.3V）将为MSEL引脚提供约1.1V的不确定值。这可能会阻止器件配置。因此，您应该将MSEL引脚直接连接到VCCPD（3.3V）或GND。或者，您可以使用零欧姆电阻将它们...

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7年前发布1次阅读

Windows 8操作系统是否支持ByteBlaser II下载电缆？

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7年前发布137次阅读

如何从Windows计算机中删除Altera JTAG Server服务？

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7年前发布3次阅读

为什么我会在自动创建的时钟alt_cal_edge_detect_clk上看到恢复或删除时序违规？

由于Quartus®II11.1及更早版本中的问题，收发器逻辑中时钟alt_cal_edge_detect_clk缺少时序约束可能导致恢复和删除时序违规。 alt_cal_edge_detect_clk的约束由Quartus II软件自动创建。解决/修复方法若要解决此问题，将以下约束添加到Synopsys设计约束（ ....

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7年前发布18次阅读

我应该使用哪些IBIS模型来仿真Stratix和Stratix GX器件配置引脚？

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7年前发布10次阅读

Arria 10 10AX115NF40封装中REFCLK引脚（GXBR4F）的连接指南是什么？

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7年前发布6次阅读

如果使用I / O元件（IOE）寄存器作为输出寄存器，如何反转APEX ^™ 20K器件的输出？

IOE寄存器的输出不能直接反转。但是，可以将反相器放置在寄存器的输入端，从而提供相同的功能。除反相输出外，APEX 20K输出寄存器还可配置为在器件配置完成后上电或上电。

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7年前发布12次阅读

错误：<component_name> .vhd处的VHDL类型不匹配错误：布尔类型与整数文字不匹配

这是Qsys v10.1 SP1及更高版本的已知问题，其中使用VHDL创建自定义组件。当定义组件具有其类型设置为BOOLEAN的通用端口时，Qsys生成在生成的Verilog包装器中传递错误的参数类型。例如，在'my_component.vhd'中，实体my_compnent是通用（ x：...

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7年前发布4次阅读

在尝试使用ASSET Intertech软件转换BSDL文件时，为什么会收到有关USERCODE值的LSB的错误？（ASSET软件版本2.2 x及更低版本）

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7年前发布20次阅读

在ModelSim软件中使用.mif文件时，为什么我的记忆在仿真过程中没有正确初始化？

由于MentorGraphics®ModelSim®软件中的问题，在仿真期间可能无法正确初始化使用[A0..A1] : D0 D1语法的用户创建的存储器初始化文件（ .mif ）。此问题影响所有版本的ModelSim软件，包括ModelSim SE和ModelSim-Altera版软件。此问题不会影响综合。 [A0..A1] ...

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7年前发布10次阅读

为什么Receiver Bitslip不适用于Stratix V GX器件的低延迟PHY IP？

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7年前发布2次阅读

当三态管道引脚共享器输出接口连接到其输入接口时，Qsys（Beta）GUI无响应

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