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PCIe
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PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准。
chipdebug
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chipdebug
2年前更新
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PCIe扫盲——复位机制介绍(FLR)
PCIe总线自V2.0加入了功能层复位(Function Level Reset,FLR)的功能。该功能主要针对的是支持多个功能的PCIe设备(Multi-Fun P...
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chipdebug
2年前更新
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PCIe扫盲——复位机制介绍(Fundamental Hot)
PCIe总线中定义了四种复位名称:冷复位(Cold Reset)、暖复位(Warm Reset)、热复位(Hot Reset)和功能层复位(Function-Leve...
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chipdebug
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PCIe扫盲——中断机制介绍(MSI)
前面的文章中介绍过,MSI本质上是一种Memory Write,和PCIe总线中的Message概念半毛钱关系都没有。并且,MSI的Data Payload也是...
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chipdebug
2年前更新
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PCIe扫盲——中断机制介绍(INTx)
一个简单的PCI总线INTx中断实现流程,如下图所示。
1. 首先,PCI设备通过INTx边带信号产生中断请求,经过中断控制器(In...
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chipdebug
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PCIe扫盲——高级错误报告AER(二)
这一篇文章讲一讲,高级错误报告(Advanced Error Reporting,AER)关于可校正和不可校正错误的相关寄存器,以及Root如何处理来...
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chipdebug
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PCIe扫盲——PCIe错误报告机制
PCIe总线有三种错误报告方式,分别是:
1. Completions:通过Completion中的状态位向Requestor返回错误信息
2. ...
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chipdebug
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PCIe扫盲——PCIe错误源详解(一)
这篇文章来详细地分析一下各种错误源的产生原理,由于内容较多,因此分为两篇文章。第一篇介绍一下ECRC校检错误和Data Poisoning...
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chipdebug
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PCIe扫盲——PCIe错误检测机制
PCIe总线错误检测囊括了链路(Link)上的错误以及包传递过程中的错误,如下图所示。用户设计的应用程序层中的错误不属于链路传输...
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PCIe扫盲——PCIe错误定义与分类
前面的文章提到过,PCI总线中定义两个边带信号(PERR#和SERR#)来处理总线错误。其中PERR#主要对应的是普通数据奇偶校检错误(Pa...
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chipdebug
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PCIe扫盲——物理层电气部分基础(二)之De-emphasis
这一篇文章中,我们主要来聊一聊PCIe中的信号补偿技术(Signal Compensation)——De-emphasis。需要注意的是,Gen1&Gen2与G...
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chipdebug
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PCIe扫盲——物理层电气部分基础(一)
之所以把物理层电气部分的文章放在链路初始化与训练文章的后面,是因为这一部分涉及到一些相关的概念,如Beacon Signal、LTSSM等...
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chipdebug
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PCIe扫盲——链路初始化与训练基础(三)之LTSSM
这一篇文章来简单地介绍一下链路训练状态机(Link Training and Status State Machine,LTSSM),并简要地介绍各个状态的作用和...
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chipdebug
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PCIe扫盲——链路初始化与训练基础(二)
前面的文章中提到过,Ordered Sets分别有以下几种:TS1 and TS2 Ordered Set (TS1OS/TS2OS)、Electrical Idle Ordered Set (EIOS...
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chipdebug
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PCIe扫盲——链路初始化与训练基础(一)
PCIe总线中的链路初始化与训练(Link Initialization & Training)是一种完全由硬件实现的功能,处于PCIe体系结构中的物理层...
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chipdebug
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PCIe扫盲——物理层逻辑部分基础(三)
这一篇文章来继续聊一聊接收端物理层逻辑子层的实现细节。回顾一下之前的那张图片:
其中的一个Lane的具体逻辑如下图所示:
其中...
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chipdebug
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PCIe扫盲——物理层逻辑部分基础(二)
上一篇文章中提到了Mux会对来自数据链路层的数据(TLP&DLLP)插入一些控制字符,如下图所示。当然,这些控制字符只用于物理...
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FPGA常见问题
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chipdebug
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PCIe扫盲——Ack/Nak 机制详解(二)
这一篇文章来简单地分析几个Ack/Nak机制的例子。
Example 1. Example of Ack
Step1 设备A准备依次向设备B发送5个TLP,其对...
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chipdebug
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PCIe扫盲——Ack/Nak 机制详解(一)
前面在数据链路层入门的文章中简单地提到过Ack/Nak机制的原理和作用,接下来的两篇文章中将对Ack/Nak机制进行详细地介绍。
Ack/N...
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chipdebug
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PCIe扫盲——Quality of Service简介
前面的文章中介绍过,为了保证视频、音频等数据得到优先传输,PCIe总线实现了一种叫做Quality of Service(QoS)的机制。QoS可以...
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chipdebug
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PCIe扫盲——DLLP(数据链路层包)详解
首先说明一下,在本次连载的博文中,DLLP一般指的是由发送端的数据链路层发送,接收端的数据链路层接收的数据包,其和事务层(Tr...
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chipdebug
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PCIe扫盲——TLP Header详解(三)
Completions
Completions的TLP Header的格式如下图所示:
这里来解释一下Completion Status Codes
· 000b (SC) S...
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PCIe扫盲——TLP Header详解(四)
PCIe中的Message主要是为了替代PCI中采用边带信号,这些边带信号的主要功能是中断,错误报告和电源管理等。所有的Message请求采...
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chipdebug
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PCIe扫盲——Flow Control基础(一)
Flow Control即流量控制,这一概念起源于网络通信中。PCIe总线采用Flow Control的目的是,保证发送端的PCIe设备永远不会发送接收...
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chipdebug
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PCIe扫盲——Flow Control基础(二)
在任何事务层包(TLP)发送之前,PCIe总线必须要先完成Flow Control初始化。当物理层完成链路初始化后,便会将LinkUp信号变为有...
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chipdebug
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PCIe扫盲——TLP Header详解(二)
下面用几个具体的例子来讲解TLP Header的格式与作用。因为内容较多,所以分为多篇文章分别进行介绍。第一篇(即本文)介绍IO Req...
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chipdebug
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PCIe扫盲——TLP Header详解(一)
事务层包(TLP)的一般格式如下图所示:
前面的文章介绍过,TLP Header为3DW或者4DW,Data Payload为1-1024DW,最后的TLP Digest...
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PCIe扫盲——Memory IO 地址空间
早期的PC中,所有的IO设备(除了存储设备之外的设备)的内部存储或者寄存器都只能通过IO地址空间进行访问。但是这种方式局限性很...
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chipdebug
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PCIe扫盲——TLP路由之Implicit Routing
模糊路由(Implicit Routing,又译为隐式路由)只能用于Message的路由。前面的文章中多次提到过,PCIe总线相对于PCI总线的一大改...
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chipdebug
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PCIe扫盲——TLP路由之Address Routing
地址路由(Address Routing)的地址包括IO和Memory。对于Memory请求来说,32bit的地址使用3DW的Header,64bit的地址使用4DW的Hea...
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chipdebug
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PCIe扫盲——TLP路由之ID Routing
ID 路由(ID Routing)有的时候也被称为BDF路由,即采用Bus Number、Device Number和Function Number来确定目标设备的位置。这是...
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